半导体器件及其制造方法与流程

本申请要求于2015年6月18日提交至韩国知识产权局的韩国专利申请No.10-2015-0086344的优先权，该申请的全部公开内容以引用方式并入本文中。

技术领域

本发明构思涉及一种半导体器件及其制造方法。

背景技术：

已提出多栅极晶体管来缩小半导体器件。多栅极晶体管易于在不影响晶体管性能的前提下缩小。在不增加多栅极晶体管的栅极长度的前提下，可提高多栅极晶体管的电流控制能力，并且可抑制短沟道效应(SCE)。

技术实现要素：

根据本发明构思的示例性实施例，提供一种半导体器件如下。第一鳍型图案设置在衬底上。设置在衬底上的第一层间绝缘层覆盖第一鳍型图案，并且包括与第一鳍型图案交叉的第一沟槽。设置在第一鳍型图案上的第一栅电极填充第一沟槽。第一栅电极的上表面与第一层间绝缘层的上表面共面。封盖层覆盖第一层间绝缘层的上表面和第一栅电极的上表面。第二层间绝缘层设置在封盖层上。第二层间绝缘层包括与封盖层的材料不同的材料。

根据本发明构思的示例性实施例，提供一种半导体器件如下。第一层间绝缘层覆盖鳍型图案，并且包括与鳍型图案交叉的沟槽。金属栅电极设置在鳍型图案上并且填充沟槽。封盖层设置在第一层间绝缘层的上表面上和金属栅电极的上表面上。封盖层与金属栅电极接 触。第二层间绝缘层设置在封盖层上，并且包括与封盖层的材料不同的材料。

根据本发明构思的示例性实施例，提供一种半导体器件如下。覆盖鳍型图案的第一层间绝缘层包括沟槽。所述沟槽与鳍型图案交叉并且暴露出鳍型图案的一部分。界面层设置在鳍型图案的所述部分上。高k介电绝缘层设置在界面层上，并且沿着沟槽的侧壁和底面设置。栅电极设置在高k介电绝缘层上并且填充所述沟槽。氮化硅(SiN)封盖层设置在第一层间绝缘层的上表面上和第一栅电极的上表面上。第二层间绝缘层设置在SiN封盖层上并且包括氧化物。

根据本发明构思的示例性实施例，提供一种半导体器件如下。晶体管包括鳍型图案、源极/漏极和金属栅电极。金属栅电极设置在鳍型有源图案的上表面上，源极/漏极设置在鳍型有源图案的侧壁上。封盖层覆盖晶体管。第一层间绝缘层介于封盖层与源极/漏极之间。第一层间绝缘层的上表面和金属栅电极的上表面实质上共面。

根据本发明构思的示例性实施例，提供一种制造半导体器件的方法如下。在鳍型图案上形成伪栅电极。伪栅电极与鳍型图案交叉。形成覆盖鳍型图案的第一层间绝缘层，以暴露出伪栅电极的上表面。去除伪栅电极，以形成暴露出鳍型图案的沟槽。形成金属电极层，以填充沟槽并且覆盖第一层间绝缘层的上表面。通过从第一层间绝缘层的上表面去除金属电极层，在沟槽内形成金属栅电极。氮化硅(SiN)封盖层形成在金属栅电极的上表面上和第一层间绝缘层的上表面上。第二层间绝缘层形成在SiN封盖层上，并且第二层间绝缘层包括氧化物。

附图说明

通过参照附图详细描述示例性实施例，本发明构思的这些和其它特征将变得更加清楚，在附图中：

图1是根据本发明构思的示例性实施例的半导体器件的布局图；

图2是沿图1的线A-A截取的剖面图；

图3是沿图1的线B-B截取的剖面图；

图4是沿图1的线C-C截取的剖面图；

图5A和图5B是图2的方形区域P的放大图；

图6示出了根据本发明构思的示例性实施例的半导体器件；

图7和图8示出了根据本发明构思的示例性实施例的半导体器件；

图9和图10示出了根据本发明构思的示例性实施例的半导体器件；

图11示出了根据本发明构思的示例性实施例的半导体器件；

图12是根据本发明构思的示例性实施例的半导体器件的布局图；

图13是沿图12的线D-D和线E-E截取的剖面图；

图14是根据本发明构思的示例性实施例的半导体器件的剖面图；

图15至图22示出了制造根据本发明构思的示例性实施例的半导体器件的方法；

图23是包括根据本发明构思的示例性实施例的半导体器件的系统芯片(SoC)系统的框图；

图24是包括根据本发明构思的示例性实施例的半导体器件的电子系统的框图；以及

图25至图27示出了包括根据本发明构思的示例性实施例的半导体器件的半导体系统。

具体实施方式

下文中，将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可以按照不同的形式实施，并且不应理解为限于本文阐述的实施例。在附图中，为了清楚起见，会放大层和区域的尺寸和相对尺寸。应该理解，当一个元件或衬底被称作“位于”另一元件“上”时，所述一个元件可直接位于另一元件或衬底上，或者也可存在中间层。应当理解，当一个元件被称作“耦接至”或“连接至”至另一个元件时，所述一个元件可以直接耦接或连接至另一个元件，或 者也可存在中间元件。相同的附图标记在说明书和附图中始终指代相同的元件。

下面，将参照图1至图5B描述根据示例性实施例的半导体器件。

图1是根据本发明构思的示例性实施例的半导体器件的布局；图2是沿图1的线A-A截取的剖面图。图3是沿图1的线B-B截取的剖面图。图4是沿图1的线C-C截取的剖面图。图5A和图5B是根据示例性实施例的图2的方形区域P的放大图。为了便于描述，稍后将使用图1的布局来描述其他半导体器件2至5。

在示例性实施例中，半导体器件可在其中包括鳍型图案沟道区，但是本发明构思不限于此。例如，半导体器件可包括布线图案沟道区。

参照图1至图4，根据示例性实施例的半导体器件1可包括衬底100、第一鳍型图案110、第一栅电极120、第一源极/漏极140和封盖层185。

例如，衬底100可为体硅或绝缘体上硅(SOI)。在示例性实施例中，衬底100可为硅衬底，或者可包括锗硅、锑化铟、碲铅化合物、砷化铟、磷化铟、砷化镓或锑化镓。在示例性实施例中，衬底100可为其上形成有外延层的基部衬底。

第一鳍型图案110可从衬底100突出。第一鳍型图案110可在第一方向X1上延伸。

第一鳍型图案110可用作多栅极晶体管的有源图案。例如，第一鳍型图案110可包括沿着鳍的三个表面形成的沟道。鳍的两个相邻表面可以彼此连接。在示例性实施例中，第一鳍型图案110可为形成在鳍的两个相对表面上的沟道。

在示例性实施例中，第一鳍型图案110可为衬底100的一部分。例如，可利用刻蚀工艺来从衬底100对第一鳍型图案110进行图案化。在示例性实施例中，第一鳍型图案110可为从衬底100外延生长的图案。

例如，第一鳍型图案110可包括诸如硅或锗的半导体材料。在示例性实施例中，第一鳍型图案110可包括化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。

例如，IV-IV族化合物半导体可包括：含有例如碳(C)、硅(Si)、锗(Ge)和锡(Sn)的二元化合物或三元化合物，或者掺杂有IV族元素的上述二元化合物或三元化合物。

例如，III-V族化合物半导体可包括：通过III族元素和V族元素的组合而形成的二元化合物、三元化合物或四元化合物，III族元素可包括铝(Al)、镓(Ga)和铟(In)，V族元素可包括硼(P)、砷(As)或锑(Sb)。

为了便于描述，假设第一鳍型图案110为包含硅的硅鳍型图案。

可在衬底100上形成场绝缘层105。场绝缘层105可部分覆盖第一鳍型图案110的侧表面。因此，第一鳍型图案110的上表面可以向上突出高于场绝缘层105的上表面。可通过场绝缘层105在衬底上限定第一鳍型图案110。

例如，场绝缘层105可包括氧化物、氮化物、氮氧化物或其组合。

可在衬底100上形成第一层间绝缘层181。第一层间绝缘层181可覆盖第一鳍型图案110、第一源极/漏极140和场绝缘层105。

第一层间绝缘层181可包括第一沟槽120t。第一沟槽120t可在第二方向Y1上延伸。第一沟槽120t可与第一鳍型图案110交叉。第一沟槽120t可暴露出第一鳍型图案110和场绝缘层105。

例如，第一层间绝缘层181可包括氧化硅、氮氧化硅或低k介电材料。例如，低k介电材料可包括：可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的四乙基原硅酸盐(PETEOS)、氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、无定形氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合物材料或它们的组合，但是本发明构思不限于此。

第一栅电极120可在第二方向Y1上延伸。第一栅电极120可形成为与第一鳍型图案110交叉。可通过填充第一沟槽120t来形成第一栅电极120。

第一栅电极120可形成在第一鳍型图案110和场绝缘层105上。第一栅电极120可围绕向上突出高于场绝缘层105上表面的第一鳍型图案110。

例如，可通过平坦化工艺对第一栅电极120进行平坦化，使得第一栅电极120的上表面可与第一层间绝缘层181的上表面共面。

例如，第一栅电极120可包括钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钛铝(TiAl)、氮化钛铝(TiAlN)、碳化钛铝(TiAlC)、碳化钛(TIC)、钴(Co)、钌(Ru)、铝(Al)或钨(W)。

例如，可通过栅极置换工艺(或后栅工艺)来形成第一栅电极120。例如，第一栅电极120可为置换金属栅电极。

可在第一栅电极120的侧壁上形成在第二方向Y1上延伸的第一间隔件130。可在第一沟槽120t的侧壁上形成第一间隔件130。

例如，第一间隔件130可包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、碳氮氧化硅(SiOCN)或其组合。

第一栅极绝缘层125可形成在第一鳍型图案110与第一栅电极120之间。第一栅极绝缘层125可沿着第一鳍型图案110的从场绝缘层105向上突出的轮廓形成。第一栅极绝缘层125可形成在场绝缘层105上。

第一栅极绝缘层125可设置在第一栅电极120与场绝缘层105之间。第一栅极绝缘层125可沿着第一沟槽120t的侧壁和底面形成。

此外，第一栅极绝缘层125可形成在第一间隔件130与第一栅电极120的侧壁之间。

第一栅极绝缘层125可包括第一界面层126和第一高k介电栅极绝缘层127。

第一界面层126可沿着第一鳍型图案110的向上突出高于场绝缘层105上表面的轮廓而形成。在示例性实施例中，第一鳍型图案110可由硅形成，第一界面层126可由氧化硅形成。

在图3中，第一界面层126无需沿着场绝缘层105的上表面形成，但是本发明构思不限于此。在示例性实施例中，第一界面层126可形成在场绝缘层105的上表面与第一栅电极120的底面之间。

第一界面层126可形成在第一沟槽120t的底面上，并且无需形成在第一沟槽120t的侧壁上。本发明构思不限于此。例如，第一界面层126可形成在第一沟槽120t的底面和侧壁上。

第一高k介电栅极绝缘层127可形成在第一界面层126上。第一高k介电栅极绝缘层127可沿着第一鳍型图案110的突出高于场绝缘层105上表面的轮廓而形成。

第一高k介电栅极绝缘层127可形成在第一栅电极120与场绝缘层105之间。第一栅电极120可形成在第一高k介电栅极绝缘层127上。

第一高k介电栅极绝缘层127可沿着第一沟槽120t的侧壁和底面形成。例如，第一高k介电栅极绝缘层127的一部分可在第一栅电极120与第一层间绝缘层181之间沿着第一沟槽120t的侧壁延伸。

例如，第一高k介电栅极绝缘层127可包括氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、钡锶钛氧化物、氧化钡钛、氧化锶钛、氧化钇、氧化铝、铅钪钽氧化物或铅锌铌酸盐中的至少一个，但是本发明构思不限于此。

可在第一栅电极120的两侧形成第一源极/漏极140。可在第一鳍型图案110上形成第一源极/漏极140。在示例性实施例中，第一源极/漏极140可为抬高的源极/漏极。

第一源极/漏极140可为外延生长层。第一源极/漏极140可填充在第一鳍型图案110内形成的第一凹进145r。

第一源极/漏极140的外周可具有各种形状。例如，所述外周可以是菱形、圆形和矩形中的至少一个。图4示出了菱形(或者五角形或六角形)作为示例。

当根据示例性实施例的半导体器件1为P型金属氧化物半导体(PMOS)晶体管时，第一源极/漏极140可包括压应力材料。例如，压应力材料可为晶格常数高于Si的SiGe。例如，压应力材料可增加形成在第一鳍型图案110中的沟道区内的载流子的迁移率。第一鳍型图案110的沟道区会经受由第一源极/漏极140施加的压应力。

如果根据示例性实施例的半导体器件1为N型金属氧化物半导 体(NMOS)晶体管，第一源极/漏极140可包括拉应力材料。例如，当第一鳍型图案110为硅时，第一源极/漏极140可包括晶格常数小于硅的材料(例如SiC)。例如，拉应力材料可通过对第一鳍型图案110施加拉应力来增加沟道区内的载流子的迁移率。

封盖层185可形成在第一层间绝缘层181与第一栅电极120上。例如，封盖层185可形成在第一层间绝缘层181的上表面和第一栅电极120的上表面上。

封盖层185可沿着第一栅电极120的上表面和第一层间绝缘层181的上表面延伸。

第一层间绝缘层181覆盖形成在第一栅电极120两侧的第一源极/漏极140。因此，封盖层185可通过在第一源极/漏极140上延伸形成。例如，封盖层185可与第一源极/漏极140重叠。

封盖层185可接触第一栅电极120。此外，封盖层185可接触第一层间绝缘层181。

由于第一高k介电栅极绝缘层127沿着第一沟槽120t的侧壁形成，因此第一高k介电栅极绝缘层127可接触封盖层185。例如，第一栅极绝缘层125可接触封盖层185。

封盖层185可包括与第一层间绝缘层181的材料不同的材料。例如，封盖层185可以包括氮化硅。

在示例性实施例中，封盖层185可为氮化硅层。

例如，封盖层185的厚度可等于或大于约或者等于或小于约在示例性实施例中，封盖层185的厚度范围可在至

可在封盖层185上形成第二层间绝缘层182。例如，第二栅极绝缘层182可与封盖层185接触。

第二层间绝缘层182可包括与封盖层185的材料不同的材料。封盖层185可包括对第二层间绝缘层182具有刻蚀选择性的材料。

例如，第二层间绝缘层182可以包括氧化物。例如，第二层间绝缘层182可包括：氧化硅、可流动氧化物(FOX)、东燃硅氮烷(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅玻璃(BPSG)、等离子体增强的四乙基原硅酸盐(PETEOS)、 氟化硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、正硅酸乙酯(TEOS)、有机硅酸盐玻璃(OSG)或它们的组合，但是本发明构思不限于此。

封盖层185可阻止氧进入第一栅电极120。例如，形成在封盖层185上的第二层间绝缘层182可包括氧化物，并且封盖层185可用于阻挡第二层间绝缘层182的氧扩散到第一栅电极120中。

在制造半导体器件1的工艺中，氧可从含有氧化物的第二层间绝缘层182扩散并进入第一栅电极120。当氧如上所述那样进入第一栅电极120时，第一栅电极120的阈值电压会改变。

然而，作为介于第一栅电极120余第二层间绝缘层182之间的氮化硅层的封盖层185可阻挡氧从第二层间绝缘层182扩散到第一栅电极120中。

由此，在制造半导体器件1的制造过程中，第一栅电极120的阈值电压可保持不变。

参照图5A和图5B，例如，第一栅电极120可具有多层堆叠结构，其包括堆叠在彼此上的多个层。

参照图5A，第一栅电极120可包括按顺序形成在第一高k介电栅极绝缘层127上的第一TiN层120a、TiAlC层120b和第二TiN层120c。钨(W)层120d可填充由第二TiN层120c限定的空间。

TiAlC层120b可与第一TiN层120a和第二TiN层120c接触。

参照图5B，第一栅电极120可包括按顺序形成在第一高k介电栅极绝缘层127上的第一TiN层120a、TiAlC层120b和第二TiN层120c。

图5B的第一栅电极120无需包括图5A的钨(W)层120d。

可通过第二TiN层120c填充由TiAlC层120b限定的空间。

图6示出了根据示例性实施例的半导体器件2。为了便于描述，下面将对没有在上文中参照图1至图5B描述的差异进行描述。

参照图1和图6，在半导体器件2中，第一源极/漏极140的外周的一部分可沿着场绝缘层105的上表面延伸。

例如，第一源极/漏极140的外周可与场绝缘层105的上表面接触，与场绝缘层105的上表面的一部分重叠。

图7和图8示出了根据示例性实施例的半导体器件3。为了便于描述，下面将对没有在上文中参照图1至图5B描述的差异进行描述。

参照图1、图7和图8，半导体器件3可包括由外延层形成的第一源极/漏极140，所述外延层沿着第一鳍型图案110的向上突出高于场绝缘层105上表面的轮廓而形成。

在示例性实施例中，第一鳍型图案110为含硅的鳍型图案，并且第一源极/漏极140可包括例如硅、锗硅、锗或碳化硅。本发明构思不限于此。

图9和图10示出了根据示例性实施例的半导体器件4。为了便于描述，下面将对没有在上文中参照图1至图5B描述的差异进行描述。

参照图1、图9和图10，半导体器件4可包括位于第一源极/漏极140与第一层间绝缘层181之间的刻蚀停止层175。

刻蚀停止层175可沿着第一源极/漏极140的外周形成。刻蚀停止层175可沿着场绝缘层105的上表面形成。

刻蚀停止层175可沿着第一间隔件130的外侧壁形成。沿着第一间隔件130的外侧壁形成的刻蚀停止层175可与封盖层185接触。

第一层间绝缘层181可形成在刻蚀停止层175与封盖层185之间。

例如，刻蚀停止层175可包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO₂)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)或其组合。

图11示出了根据示例性实施例的半导体器件5。为了便于描述，下面将对没有在上文中参照图1至图5B描述的差异进行描述。

参照图1和图11，半导体器件5可包括沟道层115，其形成在第一鳍型图案110与第一栅电极120之间。

例如，沟道层115可形成在第一鳍型图案110与第一栅极绝缘层125之间。例如，沟道层115可形成在第一鳍型图案110的上表面上。

沟道层115可包括与形成第一鳍型图案110的材料不同的材料。 例如，第一鳍型图案110为硅鳍型图案，沟道层115可包括晶格常数大于硅的锗硅。例如，沟道层115可为锗硅沟道层。

图12是根据示例性实施例的半导体器件的布局图。图13是沿图12的线D-D和线E-E截取的剖面图。

应当注意，为了便于描述，按照与图2的剖面图相似的方式示出沿图12的线D-D和线E-E截取的剖面图。本发明构思不限于此。例如，沿图12的线D-D和线E-E截取的剖面图可以类似于图2、图7、图9和图11中的任何一个。

参照图12和图13，半导体器件6可包括第二鳍型图案210、第三鳍型图案310、第二栅电极220、第三栅电极320、第二源极/漏极240、第三源极/漏极340和封盖层185。

衬底100可包括第一区I和第二区II。第一区I和第二区II可以彼此间隔开。在示例性实施例中，第一区I和第二区II可以彼此连接。

第一区I可包括N型晶体管区，第二区II可包括P型晶体管区。在示例性实施例中，第一区I可包括P型晶体管区，第二区II可包括N型晶体管区。

形成在衬底100上的第一层间绝缘层181可覆盖第二鳍型图案210、第三鳍型图案310、第二源极/漏极240和第三源极/漏极340。第一层间绝缘层181可包括：形成在第一区I中的第二沟槽220t以及形成在第二区II中的第三沟槽320t。

第二鳍型图案210、第二栅电极220和第二源极/漏极240可形成在第一区I中。

第二鳍型图案210可从衬底100突出。第二鳍型图案210可在第三方向X2上延伸。

第二栅电极220可在第四方向Y2上延伸。第二栅电极220可形成为与第二鳍型图案210交叉。第二栅电极220可在第四方向Y2上延伸，并且可通过填充与第二鳍型图案210交叉的第二沟槽220t形成第二栅电极220。

第二栅电极220的上表面可与第一层间绝缘层181的上表面共 面。

可在第二栅电极220的侧壁上形成第二间隔件230，其在第四方向Y2上延伸。可在第二沟槽220t的侧壁上形成第二间隔件230。

第二栅极绝缘层225可形成在第二鳍型图案210与第二栅电极220之间。如图15所示，第二栅极绝缘层225可沿着第二鳍型图案210的从场绝缘层105向上突出的轮廓形成。

第二栅极绝缘层225可设置在第二栅电极220与场绝缘层105之间。第二栅电极225可沿着第二沟槽220t的侧壁和底面形成。

此外，第二栅极绝缘层225可形成在第二间隔件230与第二栅电极220的侧壁之间。

第二栅极绝缘层225可包括第二界面层226和第二高k介电栅极绝缘层227。

可以在第二栅电极220的两侧形成第二源极/漏极240。可在第二鳍型图案210上形成第二源极/漏极240。在示例性实施例中，第二源极/漏极240可为抬高的源极/漏极。

第二源极/漏极240可由外延层形成。第二源极/漏极240可填充在第二鳍型图案210内形成的第二凹进245r。

可根据形成在第一区I中的半导体器件为NMOS晶体管还是PMOS晶体管来利用不同的杂质对第二源极/漏极240进行掺杂。

第三鳍型图案310、第三栅电极320和第三源极/漏极340可形成在第二区II中。

第三鳍型图案310可从衬底100突出。第三鳍型图案310可在第五方向X3上延伸。

第三栅电极320可在第六方向Y3上延伸。第三栅电极320可形成为与第三鳍型图案310交叉。第三栅电极320可在第六方向Y3上延伸，并且可通过填充与第三鳍型图案310交叉的第三沟槽320t形成第三栅电极320。

第三栅电极320的上表面可与第一层间绝缘层181的上表面共面。

可在第三栅电极320的侧壁上形成在第六方向Y3上延伸的第三 间隔件330。可在第三沟槽320t的侧壁上形成第三间隔件330。

第三栅极绝缘层325可形成在第三鳍型图案310与第三栅电极320之间。第三栅极绝缘层325可沿着第三鳍型图案310的从场绝缘层105向上突出的轮廓形成。

第三栅极绝缘层325可设置在第三栅电极320与场绝缘层105之间。第三栅电极325可沿着第三沟槽320t的侧壁和底面形成。

此外，第三栅极绝缘层325可形成在第三间隔件330与第三栅电极320的侧壁之间。

第三栅极绝缘层325可包括第三界面层326和第三高k介电栅极绝缘层327。

可以在第三栅电极320的两侧形成第三源极/漏极340。可在第三鳍型图案310上形成第三源极/漏极340。在示例性实施例中，第三源极/漏极340可为抬高的源极/漏极。

第三源极/漏极340可由外延层形成。第三源极/漏极340可填充在第三鳍型图案310内形成的第三凹进345r。

可根据形成在第二区II中的半导体器件为NMOS晶体管还是PMOS晶体管来利用不同的杂质对第三源极/漏极340进行掺杂。

关于第二鳍型图案210和第三鳍型图案310的描述可与关于第一鳍型图案110的描述类似。此外，关于第二栅电极220和第三栅电极320的描述可与关于第一栅电极120的描述类似。

封盖层185可跨越第一区I和第二区II。例如，封盖层185可形成在第一层间绝缘层181、第二栅电极220和第三栅电极320上。封盖层185可形成在第一层间绝缘层181的上表面、第二栅电极220的上表面和第三栅电极320的上表面上。

封盖层185可沿着第二栅电极220的上表面、第三栅电极320的上表面和第一层间绝缘层181的上表面延伸。

此外，封盖层185可分别在第二源极/漏极240和第三源极/漏极340上延伸。

封盖层185可接触第二栅电极220、第三栅电极320和第一层间绝缘层181。另外，封盖层185可接触第二高k介电栅极绝缘层227 和第三高k介电栅极绝缘层327。

图14示出了根据示例性实施例的半导体器件7。为了便于描述，下面将对没有在上文中参照图12和图13描述的差异进行描述。

参照图12和图14，半导体器件7可包括封盖层185，其形成在第一区I上并且无需形成在第二区II上。

在第一区I中，封盖层185可形成在第一层间绝缘层181与第二层间绝缘层182之间。

然而，在第二区II中，封盖层185无需介于第一层间绝缘层181与第二层间绝缘层182之间。这种情况下，第一层间绝缘层181和第二层间绝缘层182可以彼此接触。

此外，封盖层185没有形成在第三栅电极320上，并且第三栅电极320的上表面可与第二层间绝缘层182的下表面接触。

下面，将参照图2和图15至图22描述制造根据示例性实施例的半导体器件的方法。

图15至图22示出了制造根据示例性实施例的半导体器件的方法。

参照图15，可在衬底100上形成第一鳍型图案110。第一鳍型图案110可在第一方向X1上延伸。

可在衬底100上形成场绝缘层105。场绝缘层105可部分包围第一鳍型图案110。

例如，第一鳍型图案110可包括向上突出高于场绝缘层105的上表面的一部分。

以下描述可参照沿图15的线A-A截取的第一鳍型图案100的剖面图。

参照图16，可利用掩模图案2001执行刻蚀工艺，从而形成与第一鳍型图案110交叉的伪栅电极120P。

伪栅电极120P可在第二方向Y1上延伸。

此外，可在伪栅电极120P与第一鳍型图案110之间形成伪栅极绝缘层125P。

例如，伪栅极绝缘层125P可为氧化硅层，并且伪栅电极120P 可包括多晶硅或非晶硅。

参照图17，可以在伪栅电极120P的侧壁上形成第一间隔件130。

此外，在形成第一间隔件130的同时，可在第一鳍型图案110内形成第一凹进145r。第一凹进145r可形成在伪栅电极120P的两侧。

参照图18，第一源极/漏极140可形成在伪栅电极120P两侧，并且位于第一鳍型图案110内。

第一源极/漏极140可形成为填充第一凹进145r。在示例性实施例中，第一源极/漏极140可由外延层形成。

随后可形成第一层间绝缘层181，其覆盖第一鳍型图案110、伪栅电极120P和第一源极/漏极140。

可对第一层间绝缘层181进行平坦化，直到暴露出伪栅电极120P的上表面。这种情况下，可去除掩模图案2001。

例如，可在衬底100上形成第一层间绝缘层181，其暴露出伪栅电极120P的上表面。

参照图19，可去除伪栅电极120P和伪栅极绝缘层125P。

去除伪栅电极120P和伪栅极绝缘层125P可形成第一沟槽120t，并且通过第一层间绝缘层181的第一沟槽120t可暴露出第一鳍型图案110。

参照图20，可在由第一沟槽120t暴露的第一鳍型图案110上形成第一界面层126。

第一界面层126可形成在第一沟槽120t的底面上。

随后，可在第一沟槽120t的底面和侧壁上以及第一层间绝缘层181的上表面上形成初始栅介电薄膜127P。

此外，可在初始栅介电薄膜127P上形成金属电极层121，其填充第一沟槽120t并且覆盖第一层间绝缘层181的上表面。在示例性实施例中，金属电极层121可由钨(W)形成。

参照图21，可通过从第一层间绝缘层181的上表面去除初始栅介电薄膜127P来形成第一高k介电栅极绝缘层127。

此外，可通过从第一层间绝缘层181的上表面去除金属电极层 121来在第一沟槽120t内形成第一栅电极120。

可通过平坦化工艺去除位于第一层间绝缘层181的上表面上的金属电极层121。例如，可在去除形成在第一层间绝缘层181的上表面上的金属电极层121的平坦化工艺的过程中形成第一栅电极120。在示例性实施例中，平坦化工艺可包括化学机械抛光(CMP)工艺。

因此，第一层间绝缘层181的上表面可与第一栅电极120的上表面共面。

参照图22，可在第一栅电极120的上表面和第一层间绝缘层181的上表面上形成封盖层185。在示例性实施例中，可在参照图21描述的平坦化工艺之后形成封盖层185。

封盖层185可沿着第一栅电极120的上表面和第一层间绝缘层181的上表面延伸。

重新参照图2，可在封盖层185上形成第二层间绝缘层182。

图23是包括根据示例性实施例的半导体器件的SoC系统的框图。

参照图23，SoC系统1000包括应用处理器1001和动态随机存取存储器(DRAM)1060。

应用处理器1001可包括中央处理单元(CPU)1010、多媒体系统1020、总线1030、存储器系统1040和外围电路1050。

CPU 1010可执行驱动SoC系统1000所必需的算法操作。在示例性实施例中，CPU 1010可配置在包括多个核的多核环境上。

多媒体系统1020可用于执行针对SoC系统1000的多种多媒体功能。多媒体系统1020可包括三维(3D)引擎模块、视频编解码器、显示系统、相机系统或后处理器。

总线1030可用于CPU 1010、多媒体系统1020、存储器系统1040和外围电路1050之间的交换数据通信。在一些示例性实施例中，总线1030可具有多层结构。具体地，总线1030的示例可为多层先进高性能总线(AHB)或多层先进可扩展接口(AXI)，并且本发明构思的各方面不限于此。

存储器系统1040可提供应用处理器1001连接至外部存储器(例 如，DRAM 1060)并执行高速操作所必需的环境。在一些示例性实施例中，存储器系统1040可包括独立的处理器(例如，DRAM处理器)以控制外部存储器(例如，DRAM 1060)。

外围电路1050可提供SoC系统1000与外部装置(例如，主板)无缝连接所必需的环境。因此，外围电路1050可包括多种不同的接口，以允许对连接至SoC系统1000的外部装置的兼容性操作。

DRAM 1060可用作应用处理器1001操作所必需的操作存储器。在示例性实施例中，如示出的那样，DRAM 1060可布置在应用处理器1001之外。例如，DRAM 1060可与应用处理器1001一起封装在封装件层叠(PoP)类型中。

SoC系统1000的上述部件中的至少一个可包括根据示例性实施例的半导体器件。

图24是包括根据示例性实施例的半导体器件的电子系统的框图。

参照图24，根据示例性实施例的电子系统1100可包括控制器1110、输入/输出(I/O)装置1120、存储器装置1130、接口1140和总线1150。控制器1110、I/O装置1120、存储器装置1130和/或接口1140可通过总线1150彼此耦接。总线1150对应于传输数据的路径。

控制器1110可包括微处理器、数字信号处理器、微控制器以及能够执行与上述元件类似的功能的逻辑器件中的至少一个。I/O装置1120可包括键区、键盘或显示装置。存储器装置1130可存储数据和/或命令。接口1140可执行将数据发射至通信网络或从通信网络接收数据的功能。接口1140可为有线或无线的。例如，接口1140可包括天线或有线/无线收发器。

虽然并未示出，但是电子系统1100可额外包括诸如高速随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)的操作存储器，其配置为增强控制器1110的操作。

存储器装置1130、控制器1110和I/O装置1120可包括根据示例性实施例的半导体器件。

电子系统1100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、记忆卡或者可在无线环境中发送和/或接收数据的几乎所有电子产品。

图25至图27示出了包括根据示例性实施例的半导体器件的半导体系统。

图25示出了平板PC 1200，图26示出了笔记本计算机1300，图27示出了智能手机1400。平板PC 1200、笔记本计算机1110和智能手机1400可包括根据示例性实施例的半导体器件。

此外，本文未示出的另一集成电路装置可包括根据示例性实施例的半导体器件。

例如，虽然在本文中将平板PC 1200、笔记本计算机1110和智能手机1400作为根据示例性实施例的半导体系统的示例，但是示例性半导体系统不限于此。

例如，半导体系统可包括计算机、超便携PC(UMPC)、工作站、网络图书、个人数字助理(PDA)、便携式计算机、无线手机、移动电话、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑匣子、数字照相机、三维电视、数字音频记录器、数字音频播放器、数字图像记录器、数字图像播放器、数字视频记录器或数字视频播放器。

虽然已经参照本发明构思的示例性示例实施例示出和描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可在其中作出各种形式和细节上的修改。