一种增加开态电流的隧穿场效应晶体管的制作方法

本发明属于超大规模集成电路领域中逻辑器件与电路领域，涉及一种小尺寸增加开态电流的纵向隧穿TFET器件，具体为一种增加开态电流的隧穿场效应晶体管。

背景技术：

随着光刻，注入等工艺技术的进步，芯片的集成度越来越高，功耗密度也随之增大；而且，MOSFET器件的特征尺寸越来越小，短沟效应、GIDL(栅致漏极泄漏电流)变得严重，进一步使关态电流增大。因此，功耗问题的解决直接影响到芯片集成度的提高。

寻找漏电小的器件结构是解决集成电路静态功耗问题的最直接的办法，比如I-MOS(碰撞电离MOSFET)、TFET。理论上，TFET器件比传统MOS器件具有更低的关态电流，更小的亚阈值摆幅，并且与传统的CMOS工艺相兼容，这些特点使得TFET应用在未来的集成电路中极具吸引力。

TFET(隧穿场效应晶体管)是基于量子力学原理工作的，不同于普通的MOSFET器件依靠载流子的扩散漂移，TFET器件主要依靠带-带隧穿原理工作。通过栅压改变本征区的能带结构，使得载流子能够穿过源区与本征区的势垒。N型TFET，源区接低电位，漏接高电位，栅压增大，可发生电子从源区隧穿到本征区。P型TFET，源区接高电位，漏接低电位，栅压向负方向移动，可发生源区空穴往本征区隧穿。基于隧穿的物理本质，可实现亚阈值摆幅低于MOS的理论极限60mV/dec，而且TFET在关断状态时栅控隧穿消失，仅剩下反偏PIN二极管的漏电，即关态电流非常低。显然，TFET的这种特性有利于其构成的集成电路功耗的降低。

然而，与传统的MOSFET器件相比，TFET的开态电流要小的多，这将会给由TFET器件构成的电路带来极大的延迟，不利于大规模集成，导致其应用受到很大的局限。目前，研究人员依据TFET的工作机理，提出了多种解决TFET开态电流过低的方法：1，采用窄禁带材料(相对于Si的禁带宽度)降低隧穿势垒高度，增加带带隧穿几率，继而增加开态电流。图1为一种采用窄禁带材料的TFET结构,包括源区1、本征区2、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、衬底埋氧8、衬底电极，其中漏区3、本征区2与源区1均为SiGe(禁带宽度随Ge的组分升高而下降)材料，虽然窄禁带材料的使用大量增加开态电流，但是采用窄禁带材料会增加本证载流子浓度，增加关态电流。2，利用Ⅲ-Ⅴ族化合物半导体异质结特性降低隧穿有效势垒高度，进而提高隧穿几率，并且，Ⅲ-Ⅴ族化合物半导体的禁带宽度可以通过组分调整得到改变。图2是一种采用Ⅲ-Ⅴ族化合物半导体的双栅TFET结构，包括源区1，本征区2，漏区3，栅氧化层4，栅电极5。其中源区1材料为GaAs_0.4Sb_0.6,本征区2与漏区3材料为In_0.65Ga_0.35As，此时，衬底一般需要Ⅲ-Ⅴ族化合物半导体缓冲层，导致该类型的器件制作与传统的CMOS工艺线不兼容，成本很高。3，采用纵向隧穿方式，增加栅压控制隧穿面积，继而提高开态电流。

技术实现要素：

针对上述存在问题或不足，为减弱双极性效应，增大开态电流，与CMOS工艺兼容，降低成本。本发明提供了一种增加开态电流的隧穿场效应晶体管(TFET)。

具体技术方案如下：

一种增加开态电流的隧穿场效应晶体管，器件结构如图3，包括源区、漏区、栅氧化层、源电极、栅电极、漏电极、侧墙、本征区。

源区与漏区之间设有低K介质区将两者隔离，本征区位于源区之上，且在本征区与漏区不直接相连，两者之间设有一层导电通道；导电通道位于低K介质区之上。

源区掺杂浓度1×10¹⁸cm^-3～1×10²⁰cm^-3，漏区掺杂浓度1×10¹⁸～1×10¹⁹cm^-3，导电通道掺杂浓度不超过1×10¹³cm^-3。

所述侧墙设置于栅电极两侧，其介电常数高于SiO₂的介电常数。

所述低K介质是指介电常数低于器件有源区介电常数的材料，且为绝缘介质。源区不出现绝缘介质。

所述源区载流子隧穿到本征区经导电通道输运至漏区。

进一步的，所述导电通道为多晶硅，其长度不超过0.1um。本征区的厚度不超过5nm。源区、本征区和漏区的材料为Ge、Ⅲ-Ⅴ、Ⅱ-Ⅵ化合物或Si。低K介质区13采用真空或SiO₂。

进一步的，对于N型TFET，源区P型重掺杂，漏区N型重掺杂，此外，源电极接低电位，漏电极接高电位，栅电极接正压确保N型TFET处于正常开启的工作状态。

进一步的，对于P型TFET，源区N型重掺杂，漏区P型重掺杂，源电极接高电位，漏电极接低电位，栅电极接负压确保P型TFET处于正常开启的工作状态。

本发明中，低K介质的使用可以增大源区与本征层之间电场，继而缩短隧穿距离，增大了隧穿几率，从而提高开态电流。与此同时，侧墙采用高K介质同样能够增大源区与本征区之间电场，与低K介质使用目的一致。

本发明的结构减弱了传统的横向TFET的双极性效应，双极性效应表示在不同栅压下，不同类型的载流子工作在本征区，不利于器件的关断。横向N型TFET在正栅压下，电子由源区向本征区隧穿，在负栅压下，本征区的电子往漏区隧穿，留下空穴。由于低K介质的使用，减少了漏区到本征区的接触，大大减弱了双极性效应，更有利于器件的彻底关断。

本发明利用低K介质与高K侧墙增大隧穿结区域的电场，进而提高开态电流的同时抑制器件的部分关态漏电路径，从而得到较大的开态电流与极低的关态电流。通过采用介电常数高的材料做侧墙(钝化层)来增大TFET的开态电流，工艺实现简单。与现有的TFET器件基本结构相比，仅需把中间的本征区换成绝缘的低K介质，侧墙使用高K介质，虽然增加了工艺的复杂程度，但是可以大量的提高开态电流，并且与传统的CMOS工艺兼容，成本较低。

综上所述，本发明减弱了TFET的双极性效应，增大了开态电流，且与CMOS工艺兼容，低成本。

附图说明

图1为源区、本征区、漏区采用窄禁带材料SiGe的横向TFET器件剖面图；

图2为源区、本征区，漏区采用Ⅲ-Ⅴ族化合物半导体的双栅TFET器件剖面图；

图3为本发明剖面示意图；

图4为实施例的TFET器件剖面图；

图5为低K介质区13采用三种不同介电常数材料对应的转移特性曲线图；

图6为侧墙采用三种不同介电常数材料对应的转移特性曲线图；

附图标记：1—源区，2—本征区，3—漏区，4—栅氧化层，5—源电极，6—栅电极，7—漏电极，8—衬底埋氧，9—衬底电极，10—侧墙，11—多晶硅，12—本征区，13—低K介质区。

具体实施方式

下面结合附图和实施例对本发明做进一步的详细说明。

实施例1

本实施例是针对图3所示的增加开态电流TFET器件结构，以制作在Si材料上的N型TFET为例，制作绝缘低K介质分别采用SiO₂、Si、真空三种该结构的N型TFET，相对介电常数分别是3.9、11.5、1,高K侧墙采用相对介电常数为22的HfO₂。图5给出这三种不同介电常数下相应的转移特性曲线，可以知道介电常数越小，开态电流越大，即低K绝缘介质可以显著增加TFET的开态电流。

实施例包括源区1、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、侧墙10、多晶硅11，本征区12、低K介质区13。首先选取(100)晶面的体硅进行外延，利用离子注入技术分别对源区注入B与对漏区注入P，获得P⁺⁺源区与N⁺漏区。其次，对低K介质区进行刻蚀，再进行CVD淀积SiO₂，接着在上面外延一层5nm厚的本征Si。若低K介质区是真空，则在刻蚀后不必填充材料。对于不含低K介质区，即依然是Si，则可以省下刻蚀这一步，直接外延一层5nm的本征Si。栅氧化层、栅极以及钝化层按照一般工艺方法与步骤制作即可。

考虑到在SiO₂之上外延的本征Si有可能变成多晶硅，所以仿真对于导电通道11分别采用单晶Si与多晶硅进行仿真，发现对TFET转移特性没有影响，这是由于导电通道11的作用是导电。此外，突变结对于隧穿影响巨大，从仿真结果得出源区1的杂质浓度不应低于10²⁰cm^-3,同时本征区杂质浓度可以在10¹⁰cm^-3～10¹³cm^-3变化。导电通道11中的杂质可以为N型或者P型，但是杂质浓度不得超过10¹³cm^-3，否则会引起关态电流的增大。漏区杂质浓度保持在10¹⁸cm^-3左右，同时等效栅氧厚度EOT为1nm。在这些条件可以使得TFET的开态电流增加1个数量级，最高可获得超过0.1mA/um大小的开态电流。本发明所使用的低K介质是绝缘体，减少了漏区与源区之间大部分漏电通道，可以得到极低的关态电流。保持N型TFET处于正常的开态，源电极需要接低电位，漏电极接高电位，栅电极接正压。

图5是采用Sentaurus软件仿真的结果，充分的说明在低K介质区填充低K介质的结果优于初始为Si材料的情况，且低K介质的介电常数越小，结果越优，因此得出低K介质区为真空时获得最佳性能。

至于本发明对应的P型TFET，只需要把源区的B重掺杂变为P的重掺杂，即P⁺⁺变为N⁺⁺，同时，漏区的杂质类型也由N型TFET的N⁺变为P⁺，此时，源电极接高电位，漏电极接低电位，栅电极接负压才能保持P型TFET处于正常的开态，其它条件与N型TFET保持一致。

实施例2

本实施例是针对图4所示的增加开态电流TFET器件结构，以制作在Si材料上的N型TFET为例，绝缘低K介质采用真空，相对介电常数为1。研究高K侧墙(钝化膜)的介电常数对开态电流影响，实施例2制作三种包括不同介电常数侧墙的TFET，侧墙分别为SiO₂、Si₃N₄、HfO₂，介电常数分别为3.9、7.5、22。

图6是使用Sentaurus软件分别对使用了三种不同介电常数的图4结构仿真结果。可以看到侧墙材料介电常数越大，可以获得更大的开态电流。

实施例包括源区1、漏区3、栅氧化层4、源电极5、栅电极6、漏电极7、侧墙10、多晶硅11，本征区12、真空13。首先选取(100)晶面的体硅进行外延，利用离子注入技术分别对源区注入B与对漏区注入P，获得P++源区与N+漏区。其次，对低K介质区进行刻蚀，保留空腔，接着通过一定的工艺技术在上面外延一层5nm厚的本征Si。高K侧墙(钝化层)通过CVD获得。栅氧化层、栅极按照一般工艺方法与步骤制作即可。

本例与实施例1的差异在于所选取不同介电常数材料填充到低K介质区，图6显示的是侧墙采用不同介电常数时的转移特性曲线，可以知道侧墙的介电常数越高，对隧穿区的控制越强，所以在相同的条件下，侧墙介电常数越高的电流越大。因此本实施例绝缘介质所使用的是介电常数最小的物质，即真空，侧墙选择的是HfO₂，真空的使用导致部分工艺与实例1有所不同，但却能获得本发明最优的结果。