半导体装置的制作方法

本说明书所公开的技术涉及一种半导体装置。

背景技术：

在专利文献1中公开有一种具有沟槽栅电极的半导体装置。该半导体装置具备从半导体基板的表面朝向背面延伸的沟槽、和对沟槽的底面和侧面进行覆盖的栅绝缘膜。在半导体基板的内部形成有与沟槽的表面侧的侧面相接的第一导电型的载流子注入区(在专利文献1的情况下为IGBT，因此为发射区。在MOS的情况下则为源极区)、与沟槽的底面和背面侧的侧面相接的漂移区、处于第一导电型的载流子注入区与第一导电型的漂移区之间并将两者分离的第二导电型的体区。在该半导体装置中，通过向沟槽栅电极施加使体区的一部分反转为第一导电型的电位，从而使载流子注入区与漂移区导通。

在先技术文献

专利文献

专利文献1：日本特开2011-165928号公报

技术实现要素：

发明所要解决的课题

向栅电极施加电压并在隔着栅绝缘膜而对置的位置处形成反转层的现象相当于，在电容的一方的电极上蓄积电荷而在另一方的电极上产生介电现象的现象。为了形成反转层而需要在栅电极处蓄积的电荷量被称为栅极输入电量。

为了对利用IGBT或MOS等的栅电极的开关装置高速地进行开关，需要将栅极输入电量抑制为较小。栅电极隔着栅绝缘膜而与半导体基板对置的面积(以下称为对置面积)越小，则栅极输入电量越减小。俯视观察半导体基板 时的每单位面积所包含的对置面积越小，则栅极输入电量越减小。

所述的对置部分为形成反转层所必需的部分，当随意减小对置面积时，半导体装置的特性将恶化。确保对置面积而维持半导体装置的特性、以及减小对置面积而使栅极输入电量降低这两种情况处于规律相反的关系下，而难以兼顾。

在俯视观察半导体基板时，沟槽沿预定方向延伸。为了改善半导体装置的特性，已知一种不使所述的载流子注入区在所述的预定方向上连续而使载流子注入区间断地出现的结构。在该情况下，第二导电型的区域填充了载流子注入区彼此之间的间隔。

经过各种讨论后，结果可明确判断出，在上述形式的半导体装置中能够兼顾如下两种情况，即，确保对置面积而维持半导体装置的特性、以及减小对置面积而使栅极输入电量降低。本说明书所述的技术根据上述的见解而开发出。

用于解决课题的方法

本说明书所公开的半导体装置具备：沟槽，其从半导体基板的表面朝向背面延伸，并且在对所述表面进行俯视观察时在预定方向上延伸；栅绝缘膜，其对所述沟槽的底面和侧面进行覆盖。此外，在半导体基板内形成有：第一导电型的载流子注入区(在双极性的情况下为发射区，在单极性的情况下为源极区)，其与沟槽的表面侧的侧面相接，并且在沿着所述预定方向观察时间断地出现；第一导电型的漂移区，其与沟槽的底面以及背面侧的侧面相接，并且沿着所述预定方向而连续地存在；第二导电型的体区，其处于第一导电型的载流子注入区与第一导电型的漂移区之间并将两者分离，并且在沿着所述预定方向观察时填充载流子注入区彼此之间的间隙。在底面和侧面被栅绝缘膜所覆盖的沟槽内形成有栅电极。在该半导体装置中，在沿着所述预定方向观察时，和隔着栅绝缘膜而与载流子注入区对置的位置处的栅电极的表面侧端面相比，在所述间隙中隔着栅绝缘膜而与体区对置的位置处的栅电极的至少一部分的表面侧端面向背面侧位移。

在上述的半导体装置中，和隔着栅绝缘膜而与载流子注入区对置的位置处的栅电极的表面侧端面相比，隔着栅绝缘膜而与体区对置的位置处的栅电极的至少一部分的表面侧端面向背面侧位移。根据该结构，同与体区对置的位置处的栅电极的端面位于与载流子注入区对置的位置处的栅电极的端面相 同高度的结构相比，能够在与体区对置的位置处缩小栅电极与体区的对置面积。

此外，在上述的半导体装置中，栅绝缘膜与将载流子注入区与漂移区隔开的体区相接，从而能够在需要形成反转层的位置处形成反转层。另一方面，虽然在处于载流子注入区与漂移区之间的体区中会产生不与栅电极对置的范围，但是在该位置处无需形成反转层，即使在该位置处不对置，半导体装置的特性也不会降低。根据该结构，能够在不使半导体装置的特性降低的条件下使栅极输入电量减小。

附图说明

图1为半导体装置的俯视图。

图2为图1的II-II剖视图。

图3为图1的III-III剖视图。

图4为图1的IV-IV剖视图。

图5为图1的V-V剖视图。

图6为图1的II-II截面下的对栅电极的埋入工序进行说明的剖视图。

图7为图1的III-III截面下的对栅电极的埋入工序进行说明的剖视图。

图8为实施例2的半导体装置的俯视图。

图9为图8的IX-IX剖视图。

具体实施方式

实施例1

图1至图6所示的半导体装置1为IGBT。半导体装置1由半导体基板10、被形成在半导体基板10的表面10a以及背面10b上的电极、绝缘体等构成。另外，在图1中图示省略了后文叙述的被形成在表面10a上的表面电极70以及层间绝缘膜74。

半导体基板10由硅形成。如图2所示，在半导体基板10的内部形成有发射区24(载流子注入区的一个示例)、接触区25、体区23、漂移区22以及集电区21。更详细而言，半导体基板10从背面10b侧起依次具备p型的集电区21、被形成在集电区21之上的n型的漂移区22、被形成在漂移区22 之上的p型的体区23、被形成在体区23之上的n型的发射区24、被形成在体区23之上的p型的接触区25。集电区21露出于背面10b。集电区21通过漂移区22而与体区23分离。漂移区22通过体区23而与发射区24分离。发射区24以及接触区25分别露出于表面10a。接触区25的p型杂质浓度高于体区23的p型杂质浓度。此外，如图1、3所示，体区23在接触区25的周围露出于表面10a。另外，n型为第一导电型的一个示例，p型为第二导电型的一个示例。

在半导体基板10的表面10a上形成有表面电极70。表面电极70与体区23、发射区24以及接触区25连接。在半导体基板10的背面10b上形成有背面电极72。背面电极72与集电区21连接。

如图1所示，在半导体基板10的表面10形成有从表面10a朝向背面10b延伸的沟槽61。在俯视观察表面10a时，沟槽61具有沿y方向延伸的第一沟槽部分611、和沿x方向延伸的第二沟槽部分612。另外，y方向为与x方向不同的方向，更详细而言，y方向为与x方向正交的方向。沟槽61具有多个第一沟槽部分611和多个第二沟槽部分612。

多个第二沟槽部分612以互相在y方向上隔开间隔的方式并排形成。多个第二沟槽部分612以互相平行的方式延伸。第二沟槽部分612的宽度(即y方向上的长度)与第一沟槽部分611的宽度(即x方向上的长度)相比而较宽。

第一沟槽部分611沿y方向延伸。多个第一沟槽部分611以在x方向上隔开间隔的方式并排形成。多个第一沟槽部分611以互相平行的方式延伸。在y方向上相邻的第一沟槽部分611彼此在x方向上互相错开。各个第一沟槽部分611在其两端部的交叉部30处与第二沟槽部分612相交。沟槽61从交叉部30起向三方延伸。表面10a通过第一沟槽部分611和第二沟槽部分612而被划分成格子状。在下文中，将被划分成格子状之后的每个区域称为元件区20。

如图1所示，在一个元件区20中形成有两个发射区24。发射区24在沿着y方向观察时间断地出现。两个发射区24分别与划分出元件区20的两个第一沟槽部分611邻接。更详细而言，发射区24在去除第一沟槽部分611的两端的区间与第一沟槽部分611邻接。此外，发射区24不与第二沟槽部分612邻接。即，发射区24以远离第二沟槽部分612的方式形成。体区23以 与第一沟槽部分611、第二沟槽部分612以及交叉部30相接的方式形成。体区23在沿着y方向观察时被填充在发射区24彼此之间的间隙内。在体区23的内周侧形成有接触区25。

如图2以及图3所示，沟槽61(第一沟槽部分611以及第二沟槽部分612)从半导体基板10的表面10a沿z方向(深度方向)延伸。如图2所示，第一沟槽部分611的中央部分贯穿发射区24以及体区23并延伸至漂移区22。如图3所示，第一沟槽部分611的两端部分和第二沟槽部分612贯穿体区23并延伸至漂移区22。

在沟槽61的内表面形成有栅绝缘膜62。栅绝缘膜62对沟槽61的内表面整体进行覆盖。栅绝缘膜62与发射区24、体区23以及漂移区22相接。如图2所示，发射区24在表面10a附近与栅绝缘膜62相接。体区23在发射区24的背面10b侧与栅绝缘膜62相接。此外，如图3所示，在未形成有发射区24的位置处，体区23从表面10a沿着沟槽61的z方向(深度方向)与栅绝缘膜62相接。如图1所示，体区23与第一沟槽部分611、第二沟槽部分612以及交叉部30内的栅绝缘膜62相接。此外，发射区24在去除第一沟槽部分611的两端的区间与栅绝缘膜62相接。发射区24不与第二沟槽部分612以及交叉部30内的栅绝缘膜62相接。漂移区22在体区23的背面10b侧与栅绝缘膜62相接。

在各沟槽61的内部(即栅绝缘膜62的内侧)形成有栅电极63。栅电极63被配置在第一沟槽部分611的内部以及第二沟槽部分612的内部。如图4所示，与第一沟槽部分611的栅电极63的表面10a侧的端面63a相比，第二沟槽部分612的栅电极63的表面10a侧的端面63b向背面10b侧位移。由此，端面63b位于与端面63a相比靠背面10b侧处。另一方面，端面63b位于与体区23的背面23a相比靠表面10a侧处。如图2以及图3所示，端面63b位于与接触区25的背面25a以及发射区24的背面24a相比靠背面10b侧处。第二沟槽部分612内的栅电极63隔着栅绝缘膜62而与体区23以及漂移区22对置。第一沟槽部分611的中央部分的栅电极63隔着栅绝缘膜62而与发射区24、体区23以及漂移区22对置。第一沟槽部分611的两端部分的栅电极63隔着栅绝缘膜62而与体区23以及漂移区22对置。

栅电极63的端面63a、63b通过端面绝缘膜66而被覆盖。端面63b上的端面绝缘膜66与端面63a上的端面绝缘膜66相比而较厚。端面绝缘膜66 的表面以遍布整个表面的方式与表面10a位于相同的平面上。在端面绝缘膜66的表面配置有层间绝缘膜74。栅电极63通过层间绝缘膜74以及端面绝缘膜66而与表面电极70绝缘。

如图1所示，在半导体基板10的外周部处，第二沟槽部分612具有渐变部612a和狭窄部612b。渐变部612a与第二沟槽部分612的中央部分(即图1的左侧)的宽度较宽的部分(以下称为“宽大部612c”)的一端连接。渐变部612a以第二沟槽部分612的宽度从宽大部612c的一端朝向半导体基板10的周端(即图1的右侧)而逐渐变窄的方式变化。狭窄部612b位于，渐变部612a的宽大部612c的相反侧的一端。狭窄部612b的宽度具有与渐变部612a的与宽大部612c相反一侧的一端相同的宽度，并且与宽大部612c的宽度相比而较窄。

如图5所示，在渐变部612a处，随着第二沟槽部分612的宽度变窄，栅电极63的端面63b逐渐向表面10a靠近。并且，狭窄部612b的端面63b位于与宽大部612c的端面63b相比靠表面10a侧处。在狭窄部612b的栅电极63上，于端面63b上连接有栅极配线GL。

在半导体装置1中，当将沟槽61的内部的栅电极63设为导通电位(阈值以上的电位)时，在栅电极63上会蓄积电荷。当栅电极63的电荷达到预定量时，在栅绝缘膜62的附近的体区23将形成有沟道。当在形成有沟道的状态下向表面电极70与背面电极72之间施加电压时，将有电子从发射区24侧经由沟道和漂移区22向集电区21流动。此外，将有空穴从集电区21经由漂移区22和体区23向接触区25流动。以此方式，将有电流从集电区21向发射区24流动。即，IGBT导通。

半导体装置1的栅极电容根据栅电极63与体区23以及发射区24的对置面积而变化。在半导体装置1中，在第二沟槽部分612中，栅电极63的端面63b位于与第一沟槽部分611的栅电极63的端面63a相比靠背面10b侧处。根据该结构，与端面63b位于与端面63a相同的高度处的结构相比，能够在第二沟槽部分612和第一沟槽部分611的两端部分缩小栅电极63与体区23的对置面积。由此，能够降低栅极电容，并且能够降低用于使IGBT导通所必需的电荷量(即栅极输入电量)。

此外，在上述的半导体装置1中，在第一沟槽部分611的中央部分处，从表面10a朝向背面10b依次由发射区24、体区23以及漂移区22隔着栅绝 缘膜62而与栅电极63对置。因此，能够通过在体区23中所形成的沟道而将发射区24与漂移区22连接。由此，电流流过沟道而使IGBT导通。另一方面，在第二沟槽部分612以及第一沟槽部分611的两端部分，栅电极63的端面63b位于与第一沟槽部分611的栅绝缘膜62所接触的发射区24相比靠背面10b侧处。因此，沟道被形成在与发射区24的背面10b侧的表面相比靠背面10b侧处。但是，在第二沟槽部分612以及第一沟槽部分611的两端部分，由于发射区24未隔着栅绝缘膜62而与栅电极63对置，因此无论是否存在沟道，均几乎不会有电流流动。因此，即使沟道仅被形成在体区23的背面10b侧，也对半导体装置1的特性几乎没有影响。

如上所述，在与无论是否存在沟道而均几乎不会有电流流动的体区23接触的第二沟槽部分612，通过将栅电极63的端面63b配置在背面10b侧，从而能够在不使半导体装置1的特性降低的条件下降低栅极电容。

此外，在半导体装置1中，在发射区24至集电区21之间的几乎不会有电流流动的第二沟槽部分612处也配置栅电极63。根据该结构，能够抑制将向栅电极63所施加的电压断开时漂移区22内所产生的电场集中在栅电极63的周边的情况。

接下来，参照图6以及图7对在半导体基板10中形成栅电极63的工序进行说明。在形成有沟槽61和栅绝缘膜62的半导体基板10上，利用CVD(Chemical Vapor Deposition(化学气相沉积)的简称)而使作为栅电极63的材料的多晶硅PS堆积在半导体基板10的表面10a上。多晶硅PS也堆积在沟槽61内的栅绝缘膜62上。如图6所示，在第一沟槽部分611上实施CVD直至多晶硅PS的表面成为大致平面状。

另一方面，第二沟槽部分612与第一沟槽部分611相比而较宽大。因此，如图7所示，在被配置于第一沟槽部分611上和半导体基板10的表面10a上的多晶硅PS的表面被形成为大致平面状的状态(即图6所示的状态)下，被配置在第二沟槽部分612上的多晶硅PS的表面在第二沟槽部分612的宽度方向的中央部分处凹陷。

此外，在半导体基板10的外周部处，第二沟槽部分612的宽度被设为，从宽大部612c起经由渐变部612a而朝向狭窄部612b变窄。因此，在渐变部612a的多晶硅PS的表面上，中央部分的凹陷从宽大部612c起朝向狭窄部612b而逐渐变浅。

接下来，通过蚀刻而对半导体基板10的表面10a上的多晶硅PS进行去除。如图6所示，实施蚀刻直至第一沟槽部分611上的多晶硅PS的表面即栅电极63的端面63a位于与表面10a相比稍微靠背面10b侧处为止。如图7所示，由于第二沟槽部分612上的多晶硅PS的表面在第二沟槽部分612的宽度方向的中央部分处凹陷，因此在蚀刻后，第二沟槽部分612上的多晶硅PS的表面即栅电极63的端面63b位于与第一沟槽部分611内的多晶硅PS的表面即栅电极63的端面63a相比靠半导体基板10的背面10b侧处。根据该结构，通过使第二沟槽部分612的宽度宽于第一沟槽部分611的宽度，从而能够较容易地将端面63b配置在与端面63a相比靠半导体基板10的背面10b侧处。

此外，在蚀刻后，多晶硅PS的表面即栅电极63的端面63b从宽大部612c起朝向狭窄部612b而靠表面10a。通过使第二沟槽部分612的宽度从宽大部612c起经由渐变部612a而朝向狭窄部612b变窄，从而能够较容易地使栅电极63的端面63b的位置靠近表面10a。

当栅电极63被形成时，布设栅极配线GL(参照图5)。栅极配线GL从半导体基板10的表面10a起朝向栅电极63的端面63b延伸。当表面10a与端面63b的高低差较大时，栅极配线GL的形状变得不稳定。在半导体装置1中，通过使栅电极63的端面63b靠近表面10a，从而能够缩小表面10a与端面63b的高低差，进而能够使栅极配线GL的形状稳定。

实施例2

对图8、图9所示的实施例2的半导体装置201进行说明。在实施例1的半导体装置1中，栅极配线GL与沟槽61的第二沟槽部分612的栅电极63的端面63b接触。在实施例2的半导体装置201中，栅极配线GL与沟槽61的第一沟槽部分611的栅电极63的端面63a接触。

如图8所示，第一沟槽部分611朝向半导体基板10的周端(图8的下端)延伸。如图9所示，在第一沟槽部分611中，栅电极63的端面63a位于与第二沟槽部分612的栅电极63的端面63b相比靠半导体基板10的表面10a侧处。栅极配线GL通过与栅电极63的端面63a接触而与栅电极63连接。根据该结构，为了使栅极配线GL与栅电极63连接，能够采用如下方式，即，不使栅极配线GL向半导体基板10的背面10b侧延伸，而使其与栅电极63连接。因此，能够使栅极配线GL的形状稳定。

以上，对本发明的具体示例进行了详细说明，但是这些仅为示例，并不对权利要求书进行限定。本发明中所记载的技术包括对以上所示例的具体示例进行各种变形、改变后的技术。

例如，本说明书所公开的半导体装置除了可以是具备具有第一沟槽部分611和第二沟槽部分612的沟槽61的IGBT以外，也可以是具备具有第二沟槽部分612而不具有第一沟槽部分611、即沿y方向延伸的沟槽61的IGBT。在该情况下，多个发射区24也可以在y方向上以等间隔的方式并排。在该情况下，沟槽61中的、未与发射区24接触的第二区间的栅电极63的表面10a侧的表面也可以位于与发射区24接触的第一区间的栅电极63的表面10a侧的表面相比靠背面10b侧处。此外，第一区间的沟槽61的宽度也可以宽于第二区间的沟槽61的宽度。

此外，本说明书所公开的半导体装置除了可以是IGBT以外，也可以是MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor：金属氧化物半导体场效晶体管的简称)。

此外，在上述的各实施例中，通过使沟槽61的宽度变化，从而使栅电极63的端面63a、63b的位置变化。但是，沟槽61的宽度也可以相等。在该情况下，也可以在将多晶硅埋入沟槽61内之后，通过蚀刻而使端面63a、63b的位置变化。

此外，在上述的各实施例中，第二沟槽部分612内的栅电极63的端面63b以遍布整个表面的方式而位于与第一沟槽部分611内的栅电极63的端面63a相比靠半导体基板10的背面10b侧处。但是，第二沟槽部分612内的栅电极63的端面63b的一部分也可以以遍布整个表面的方式而位于与第一沟槽部分611内的栅电极63的端面63a相同的平面上。

在本说明书或附图中所说明的技术要素为通过单独或各种组合而发挥技术上的有用性的要素，并不限定于申请时本发明技术方案所记载的组合。此外，本说明书或附图中所例示的技术为同时达成多个目的的技术，并且为达成其中一个目的本身便具有技术上的有用性的技术。

也可以采用如下方式，即，在将栅电极隔着栅绝缘膜而与载流子注入区对置的位置处的栅电极的表面侧端面设为第一端面，将表面侧端面向背面侧位移的位置处的表面侧端面设为第二端面时，与载流子注入区的背面侧端面相比，第一端面处于表面侧，第二端面处于背面侧。根据该结构，能够缩小 栅电极与体区的对置面积。

此外，也可以采用如下方式，即，与体区的背面侧端面相比，第二端面处于表面侧。根据该结构，能够抑制由于位于体区的背面侧的漂移区与栅电极对置而导致的电子的蓄积效果的降低。

也可以采用如下方式，即，在将沿着半导体基板的表面并且相互正交的方向设为xy方向时，沟槽具备沿x方向延伸的部分和沿y方向延伸的部分。也可以采用如下方式，即，载流子注入区在沿y方向延伸的部分处与栅绝缘膜相接。也可以采用如下方式，即，与沿y方向延伸的部分处的栅电极的表面侧端面相比，沿x方向延伸的部分处的栅电极的表面侧端面向背面侧位移。根据该结构，在沟槽具备分别沿xy方向延伸的两个部分的半导体装置中，能够在不降低半导体装置的特性的条件下使栅极输入电量减小。

也可以采用如下方式，即，与沿y方向延伸的部分处的沟槽的宽度相比，沿x方向延伸的部分处的沟槽的宽度较宽。在该结构中，通过实施以下的工序，从而与沿y方向延伸的部分的栅电极的表面侧端面相比，能够较容易地使沿x方向延伸的部分的栅电极的表面侧端面向背面侧位移。即，在将栅电极的材料埋入沟槽内的埋入工序中，以使栅电极的材料适当地埋入沿y方向延伸的部分处时刻来结束埋入工序。在埋入工序结束的时刻，栅电极的材料未充分地堆积在宽大的沿x方向延伸的部分的上方处，而沿x方向延伸的部分在宽度方向上的中央部凹陷。在埋入工序之后，通过对半导体基板上的无用的栅电极的材料进行同样的蚀刻，从而能够使沿x方向延伸的部分的栅电极的表面侧端面位于与沿y方向延伸的部分的栅电极的表面侧端面相比靠半导体基板的背面侧处。

也可以采用如下方式，即，在沟槽的一部分处形成有从宽大部至狭窄部的渐变部。也可以采用如下方式，即，栅电极的表面侧端面在宽大部处处于背面侧，在狭窄部处处于表面侧，且在渐变部处从前者渐变为后者，在狭窄部处向表面侧位移了的栅电极的表面侧端面上连接有延伸到沟槽的外部延伸的栅极配线。根据该结构，能够在栅电极的端面向半导体基板的表面侧位移了的部分处将栅电极与沟槽的外部的栅极配线适当地连接。

符号说明

1：半导体装置；10：半导体基板；21：集电区；22：漂移区；23：体区； 24：发射区；25：接触区；61：沟槽；62：栅绝缘膜；63：栅电极；63a：端面；63b：端面；66：端面绝缘膜；70：表面电极；72：背面电极；74：层间绝缘膜；GL：栅极配线；PS：多晶硅。