一种射频多芯片电路电磁屏蔽结构的制作方法

本发明涉及集成电路技术领域，尤其涉及一种射频多芯片电路电磁屏蔽结构。

背景技术：

多芯片封装(英文：Multi Chip Package，缩写：MCP)中的层叠封装(英文：Package-on-Package,缩写：PoP)，旨在垂直地集成分立的逻辑和存储球栅阵列(英文：Ball Grid Array，缩写：BGA)封装。将原分立结构的芯片堆叠到同一封装中，两个或者更多的芯片堆叠到同一封装中，为通信设备、导航设备、移动电话、个人数字终端、台式计算机、便携式计算机、平板计算机等应用提供了理想的高密度封装解决方案。

基于此，本发明的发明人发现，高密度封装中包含RF组件，需要电磁干扰(英文：Electromagnetic Interference，缩写：EMI)屏蔽，将RF组件与周围环境隔离开来，减少外界对其干扰，同时防止RF组件泄露到周围环境中。现有技术中EMI屏蔽，是将整颗芯片在外部使用法拉第笼进行屏蔽，将整个封装中的芯片整体屏蔽，不利于进一步进行高密度封装。

公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。

技术实现要素：

技术问题

有鉴于此，本发明要解决的技术问题是，如何提供一种射频多芯片电路电磁屏蔽结构，能够实现多芯片高密度封装内部的电磁屏蔽，并同时实现多芯片高密度封装对外部的电磁屏蔽。

解决方案

为解决以上技术问题，本发明提供一种射频多芯片电路电磁屏蔽结构，包括基板1、基板2、基板电磁干扰屏蔽层3、外壳4、外壳电磁干扰屏蔽层5第一电路组件6、第二电路组件7，其中：基板1与基板2连接，基板电磁干扰屏蔽层3附着于基板2的下表面，基板1、基板2与基板电磁干扰屏蔽层3构成底面第一电路组件电磁屏蔽结构；以及外壳4设置于基板1上，外壳电磁干扰屏蔽层5附着于外壳4的内表面，基板2设置于外壳4与基板1构成的空间之内，基板2、外壳4与外壳电磁干扰屏蔽层5构成上面第二电路组件电磁屏蔽结构。

在一种可能的实现方式中，基板电磁干扰屏蔽层3包括薄膜吸波材料31和金属层32。

在一种可能的实现方式中，外壳电磁干扰屏蔽层5包括薄膜吸波材料51和金属层52。

在一种可能的实现方式中，第一电路组件6设置于基板1上，第二电路组件7设置于基板2上；并且第一电路组件6、第二电路组件7是有源射频电路或无源射频电路组件中的至少一者。

在一种可能的实现方式中，基板1、基板2中接地部分提供整个芯片内热量耗散通道。

在一种可能的实现方式中，外壳4为塑料材料、陶瓷材料、金属材料中的一种或多种。

在一种可能的实现方式中，射频多芯片电路电磁屏蔽结构设置于通信设备、导航设备、移动电话、个人数字终端、台式计算机、便携式计算机、平板计算机中的至少一者中。

有益效果

本发明提供的一种射频多芯片电路电磁屏蔽结构，通过基板1与基板2连接，基板电磁干扰屏蔽层3附着于基板2的下表面，基板1、基板2与基板电磁干扰屏蔽层3构成底面第一电路组件电磁屏蔽结构；以及外壳4设置于基板1上，外壳电磁干扰屏蔽层5附着于外壳4的内表面，基板2设置于外壳4与基板1构成的空间之内，基板2、外壳4与外壳电磁干扰屏蔽层5构成上面第二电路组件电磁屏蔽结构，能够实现多芯片高密度封装内部的电磁屏蔽，并同时实现多芯片高密度封装对外部的电磁屏蔽。

根据下面参考附图对示例性实施例的详细说明，本发明的其它特征及方面将变得清楚。

附图说明

包含在说明书中并且构成说明书的一部分的附图与说明书一起示出了本发明的示例性实施例、特征和方面，并且用于解释本发明的原理。

图1示出本发明实施例提供的一种射频多芯片电路电磁屏蔽结构的结构示意图；

图2示出本发明实施例提供的基板电磁干扰屏蔽层的结构示意图；

图3示出本发明实施例提供的外壳电磁干扰屏蔽层的结构示意图。

具体实施方式

下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。

在这里专用的词“示例性”意为“用作例子、实施例或说明性”。这里作为“示例性”所说明的任何实施例不必解释为优于或好于其它实施例。

另外，为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件未作详细描述，以便于凸显本发明的主旨。

图1示出本发明实施例提供的一种射频多芯片电路电磁屏蔽结构的结构示意图，本发明实施例提供的射频多芯片电路电磁屏蔽结构，可以适用于高压强电磁环境，应用于输电线路在线监测设备，如图1所示，该装置包括：基板1、基板2、基板电磁干扰屏蔽层3、外壳4、外壳电磁干扰屏蔽层5、第一电路组件6、第二电路组件7，其中，基板1与基板2连接，基板电磁干扰屏蔽层3附着于基板2的下表面，例如，基板电磁干扰屏蔽层3可以通过涂覆、粘接等工艺附着于基板2的下表面，基板1、基板2与基板电磁干扰屏蔽层3构成底面第一电路组件电磁屏蔽结构，对位于基板1和基板2之间的底面芯片，例如本实施例中的第一电路组件6，起屏蔽作用。

在一种可能的实现方式中，基板电磁干扰屏蔽层3包括薄膜吸波材料31和金属层32，可以对底面芯片起屏蔽作用。

外壳4设置于基板1上，与基板1围成空间，外壳电磁干扰屏蔽层5附着于外壳4的内表面，例如，外壳电磁干扰屏蔽层5可以通过涂覆、粘接等工艺附着于外壳4的内表面。

基板2设置于外壳4与基板1围成的空间之内，基板2、外壳4与外壳电磁干扰屏蔽层5构成上面第二电路组件电磁屏蔽结构，对位于外壳4和基板2之间的上层芯片，例如本实施例中的第二电路组件7，起屏蔽作用。同时，实现与外部的电磁屏蔽以提升整体屏蔽功能。

在一种可能的实现方式中，外壳电磁干扰屏蔽层5包括薄膜吸波材料51和金属层52，可以对位于外壳4和基板2之间的上层芯片，例如本实施例中的第二电路组件7，起屏蔽作用。同时，实现与外部的电磁屏蔽以提升整体屏蔽功能。

基板1和基板2接地，在一种可能的实现方式中，基板1和基板2可以在两侧及中心位置接地，在另一种可能的实现方式中，其它位置可以按电器连接需求确定是否接地。基板1、基板2中接地部分提供电磁屏蔽功能的同时，还作为芯片或电路组件的热量耗散通道。

图2示出本发明实施例提供的基板电磁干扰屏蔽层3的结构示意图，如图2所示，基板2加附导电材料31，该导电材料31包括但不限于金、银、铝等金属，加附导电材料31完成后，加附薄膜微波吸附材料32构成基板电磁干扰屏蔽层3。基板电磁干扰屏蔽层3通过基板1上的通孔接地。

图3示出本发明实施例提供的外壳电磁干扰屏蔽层5的结构示意图，如图3所示，壳体4的内表面加附导电材料51，该导电材料51包括但不限于金、银、铝等金属，加附导电材料51后，再加附薄膜微波吸附材料52构成外壳电磁干扰屏蔽层5。将已加附导电材料51和薄膜微波吸附材料52的壳体4装配至基板1之上。外壳电磁干扰屏蔽层5由基板1上通孔接地。

结合图1所示，芯片组件6装配在基板1之上。芯片组件7装配在基板2之上。芯片组件6和芯片组件7按所需进行内部电器连接，并通过基板1与外部连接。

由此，本发明实施例提供的射频多芯片电路电磁屏蔽结构，能够实现多芯片高密度封装内部的电磁屏蔽，并同时实现多芯片高密度封装对外部的电磁屏蔽。

前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。

以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。