静电放电保护结构及其形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种静电放电保护结构及其形成方法。

背景技术：

集成电路容易受到静电的破坏，一般在电路的输入输出端或电源保护装置会设计保护电路，以防止内部电路因受到静电而受损坏。

在现有的集成电路设计中，常采用静电放电(esd，electrostaticdischarge)保护结构以减少静电破坏。现有的静电放电保护结构主要包括：栅接地的n型场效应晶体管(gategroundednmos，简称ggnmos)保护电路、可控硅(siliconcontrolledrectifier，简称scr)保护电路、横向双扩散场效应晶体管(lateraldoublediffusedmosfet，简称ldmos)保护电路、双极结型晶体管(bipolarjunctiontransistor，简称bjt)保护电路等。

其中，ggnmos是一种广泛应用的静电放电保护结构。其作用机理为：由于mos管上的功耗为通过的电流与压降的乘积，在一定esd静电电流下，如果能降低mos管上的压降，进而降低mos管结温，达到保护mos管的目的。ggnmos作为esd器件正向依靠寄生npnbjt泄放esd电流，npn由漏极的n+有源区、p型衬底以及源极的n+有源区构成；反向泄放esd电流的通路由pn二极管和栅源相接的nmos二极管组成，pn二极管由p型衬底以及n+有源区构成。在全芯片的esd网络中，当esd时间来临时，ggnmos正向和反向都有可能导通，这由潜在的esd路径决定，esd电流总会流向低阻路径。所以，在设计时需考虑ggnmos的正向和反向esd性能以保证集成电路的可靠性。ggnmos作为bjt是一种击穿性(breakdowndevice)的工作机理，依靠漏极与衬底之间的雪崩击穿触发后形成低阻通路泄放esd电流。

然而，现有技术形成的静电放电保护结构的性能有待提高。

技术实现要素：

本发明解决的问题是提供一种静电放电保护结构及其形成方法，提高形成的静电放电保护结构的电学性能。

为解决上述问题，本发明提供一种静电放电保护结构，包括：衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；位于所述第二区域衬底上且横跨所述若干鳍部的栅极结构，且所述栅极结构位于若干鳍部的部分顶部和侧壁上；位于所述第一区域衬底内的第一凹槽，且所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；位于所述第三区域衬底内的第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。

可选的，所述第一区域的衬底顶部与所述第二区域的鳍部顶部齐平；所述第三区域的衬底顶部与所述第二区域的鳍部顶部齐平。

可选的，所述第一凹槽的延伸方向与所述若干鳍部的排列方向平行；所述第二凹槽的延伸方向与所述若干鳍部的排列方向平行。

可选的，所述栅极结构位于所述第二区域部分衬底上，且所述栅极结构暴露出位于所述第二掺杂外延层与所述栅极结构之间的若干鳍部。

可选的，在沿所述鳍部延伸方向上，位于所述第二掺杂外延层与所述栅极结构之间的鳍部长度尺寸为5埃～35埃。

可选的，所述栅极结构位于紧挨所述第一掺杂外延层的鳍部的顶部和侧壁上。

可选的，所述静电放电保护结构还包括：位于所述第一区域衬底上的第一伪栅结构，且所述第一凹槽位于所述第一伪栅结构与所述栅极结构之间的衬底内。

可选的，所述静电放电保护结构还包括：位于所述第三区域衬底上的分立的第二伪栅结构，且所述第二凹槽位于相邻第二伪栅结构之间的衬底内。

可选的，所述第一区域、第二区域和第三区域的衬底内、以及所述鳍部内还具有阱区，且所述阱区的掺杂离子类型与所述第一掺杂外延层的掺杂离子类型不同。

可选的，所述静电放电保护结构为ggnmos器件，所述第一掺杂外延层的掺杂离子为n型离子，所述第二掺杂外延层的掺杂离子为n型离子；所述静电放电保护结构为ggpmos器件，所述第一掺杂外延层的掺杂离子为p型离子，所述第二掺杂外延层的掺杂离子为p型离子。

可选的，所述第一掺杂外延层的材料为含有掺杂离子的si、ge、sige或sic；所述第二掺杂外延层的材料为含有掺杂离子的si、ge、sige或sic。

可选的，在沿所述鳍部延伸方向上，所述第二凹槽的宽度尺寸大于所述第一凹槽的宽度尺寸。

可选的，所述静电放电保护结构还包括：分别位于所述栅极结构顶部上、第一掺杂外延层上以及第二掺杂外延层上的导电插塞。

本发明还提供一种静电放电保护结构的形成方法，包括：提供衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；在所述第二区域衬底上形成横跨所述若干鳍部的栅极结构，且所述栅极结构位于所述若干鳍部的部分顶部和侧壁上；在所述第一区域衬底内形成第一凹槽，且所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；在所述第三区域衬底内形成第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。

可选的，形成所述栅极结构的工艺步骤包括：在所述衬底上、以及鳍部顶部和侧壁上形成栅极膜；去除位于所述第一区域以及第三区域的栅极膜，还去除第二区域上靠近第三区域的部分栅极膜，形成所述栅极结构，且所述栅极结构暴露出位于所述第三区域与所述栅极结构之间的若干鳍部。

可选的，在形成所述第一凹槽之前，在所述第一区域衬底上形成第一伪栅结构，所述第一伪栅结构的长度方向与所述栅极结构的长度方向相同；且刻蚀位于所述第一伪栅结构与栅极结构之间的衬底，形成所述第一凹槽。

可选的，在形成所述第二凹槽之前，在所述第三区域衬底上形成分立的第二伪栅结构，所述第二伪栅结构的长度方向与所述栅极结构的长度方向相同，且刻蚀位于相邻所述第二伪栅结构之间的衬底，形成所述第二凹槽。

可选的，形成所述第一掺杂外延层的工艺步骤包括：在选择性外延工艺的过程中进行原位掺杂，形成所述第一掺杂外延层；或者，采用选择性外延工艺形成填充满所述第一凹槽的第一本征层，对所述第一本征层进行掺杂处理，形成所述第一掺杂外延层。

可选的，所述形成方法还包括：分别在所述栅极结构顶部上、第一掺杂外延层上以及第二掺杂外延层上形成导电插塞。

可选的，形成所述衬底以及鳍部的工艺步骤包括：提供初始衬底，所述初始衬底包括依次排列的第一区域、第二区域以及第三区域；在所述第一区域以及第三区域初始衬底上形成图形层，且所述图形层还位于第二区域部分初始衬底上；以所述图形层为掩膜，刻蚀所述第二区域初始衬底，刻蚀后的所述初始衬底作为所述衬底以及凸出于第二区域衬底上的若干鳍部；去除所述图形层。与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的静电放电保护结构的技术方案中，第二区域衬底上具有分立的鳍部，且在位于第二区域一侧的第一区域衬底内具有第一凹槽，位于第二区域另一侧的第三区域衬底内具有第二凹槽，其中，所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分，第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；因此，位于所述第一凹槽内的第一掺杂外延层与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分，使得所述若干鳍部共享源极；位于所述第二凹槽内的第二掺杂外延层与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分，使得所述若干鳍部共享漏极。因此，当所述静电放电保护结构处于工作状态时，各鳍部对应的漏极可以均匀开启，从而及时的泄放esd电流。并且，由于所述若干鳍部共享漏极，因此经由所述漏极的放电电流密度相对较小，从而避免由于电流密度过大造成的热击穿问题，使得静电放电结构不易被破坏，从而提高了静电放电结构的失效电流。

可选方案中，所述栅极结构位于所述第二区域部分衬底上，且所述栅极结构暴露出位于所述第二掺杂外延层与所述栅极结构之间的若干鳍部，使得漏极与栅极结构之间具有一定的距离。因此，当静电放电结构处于工作状态时，施加在漏极上的较高的电压对栅极结构造成的不良影响小，防止漏极上较高的电压对栅极结构中的栅介质层造成破坏，例如，避免漏极上施加的电压产生的电场造成栅介质层被击穿，从而进一步的提高静电放电结构的性能。

可选方案中，在第三区域衬底上具有分立的第二伪栅结构，且第二凹槽位于相邻第二伪栅结构之间的衬底内，因此在所述第二凹槽中形成第二掺杂外延层时，所述第二伪栅结构起到限制第二掺杂外延层过度生长的作用，避免第二掺杂外延层的顶部高度过高。

本发明提供的静电放电保护结构的形成方法的技术方案中，若干鳍部共享漏极，从而提高形成的静电放电保护结构的电学性能。

可选方案中，在形成所述第二凹槽之前，在所述第三区域衬底上形成分立的第二伪栅结构，所述第二伪栅结构的长度方向与所述栅极结构的长度方向相同，且刻蚀位于相邻所述第二伪栅结构之间的衬底，形成所述第二凹槽。因此，在所述第二凹槽内形成第二掺杂外延层的工艺过程中，所述第二伪栅结构起到限制第二掺杂外延层过度生长的作用，防止第二掺杂外延层顶部高度过高，并且还可以避免高于衬底的第二掺杂外延层宽度尺寸过大。

附图说明

图1及图2为一种静电放电保护结构的示意图；

图3为本实施例提供的静电放电保护结构的俯视结构示意图；

图4为图3中沿bb1方向的剖面结构示意图；

图5至图12为本实施例提供的静电放电保护结构形成过程的结构示意图。

具体实施方式

根据背景技术，现有技术形成的静电放电保护结构的电学性能有待提高。

现结合静电放电保护结构进行分析，图1及图2为一种静电放电保护结构的示意图，图1为俯视结构示意图，图2为图1中沿aa1方向的剖面结构示意图，所述静电放电保护结构包括：

衬底101，凸出于衬底101上的若干分立的鳍部102，位于衬底101上且覆盖鳍部102部分侧壁的隔离结构103，所述隔离结构103顶部低于鳍部102顶部；

位于隔离结构103上且横跨所述若干鳍部102的栅极结构104，所述栅极结构104位于鳍部102部分顶部和侧壁上，且所述栅极结构104顶部上具有硬掩膜层105；

位于所述栅极结构104一侧的若干鳍部102内的源极106，位于所述栅极结构104另一侧的若干鳍部102内的漏极107；

分别位于所述栅极结构104顶部、源极106以及漏极107上的导电插塞109。

上述提供的静电放电保护结构中，所述若干鳍部102呈多指状分布，相应的具有多个分立的漏极107。然而，其中一个或多个漏极107中具有坏点(weakpoint)时，静电放电过程中的放电电流首先流经所述具有坏点的漏极107，使得所述具有坏点的漏极107承受的电流密度过大，容易造成不可恢复性热击穿。也就是说，即使上述静电放电结构的放电电流较小，但是所述放电电流大部分流经具有坏点的漏极107，从而对所述静电放电结构造成破坏。因此，上述静电放电结构中的失效电流(failcurrent)小。

并且，由于所述多个漏极107互相分立，因此不同漏极107对应的触发电压(triggervoltage)具有差异性，进而造成不同漏极107与衬底101之间的结(junction)深均匀性差。因此，上述提供的静电放电结构通常难以均匀开启，造成器件内的esd电流难以被及时的泄放。

为解决上述问题，本发明提供一种静电放电保护结构，提高静电放电保护结构的失效电流，并且提高各鳍部对应的漏极与衬底之间的结深均匀性，使得静电放电保护结构可以均匀开启，及时的泄放esd电流。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3及图4为本实施例提供的静电放电保护结构的示意图，其中，图3为本实施例提供的静电放电保护结构的俯视结构示意图，图4为图3中沿bb1方向的剖面结构示意图。需要说明的是，为了便于图示和说明，图3中未示出硬掩膜层以及介质层。

参考图3及图4，所述静电放电保护结构包括：

衬底201，所述衬底201包括依次排列的第一区域i、第二区域ii以及第三区域iii，所述第二区域ii衬底201上具有若干平行排列的鳍部202，且所述第一区域i、第二区域ii以及第三区域iii的排列方向与所述鳍部202延伸方向(如图3中所示的x方向)平行；

位于所述第二区域ii衬底201上且横跨所述若干鳍部202的栅极结构204，且所述栅极结构204位于若干鳍部202的部分顶部和侧壁上；

位于所述第一区域i衬底201内的第一凹槽，且所述第一凹槽与所述若干鳍部202沿鳍部202延伸方向的延伸图形具有重合部分；

填充满所述第一凹槽的第一掺杂外延层207，所述第一掺杂外延层207作为源极；

位于所述第三区域iii衬底201内的第二凹槽，且所述第二凹槽与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分；

填充满所述第二凹槽的第二掺杂外延层208，所述第二掺杂外延层208作为漏极。

以下将结合附图对本实施例提供的静电放电结构进行详细说明。

本实施例中，所述衬底201为硅衬底。在其他实施例中，所述衬底还可以为锗衬底、锗化硅衬底、碳化硅衬底、砷化镓衬底、镓化铟衬底或者绝缘体上的硅衬底。

所述鳍部202的材料与所述衬底201的材料相同。本实施例中，所述鳍部202的材料为硅。所述若干鳍部202中鳍部202的数量大于或等于2，本实施例中，以所述若干鳍部202中鳍部202的数量为6作为示例。

所述第二区域ii衬底201上还具有隔离结构203，所述隔离结构203位于所述鳍部202部分侧壁上，且所述隔离结构203顶部低于所述鳍部202顶部。

本实施例中，所述第一区域i衬底201顶部与所述鳍部202顶部齐平，所述第三区域iii衬底201顶部与所述鳍部202顶部齐平。

在其他实施例中，所述第一区域衬底顶部还可以高于所述鳍部顶部，所述第三区域衬底顶部还可以高于所述鳍部顶部；所述第一区域衬底顶部也可以低于所述鳍部顶部，所述第三区域衬底顶部低于所述鳍部顶部。需要说明的是，当所述第一区域衬底顶部低于所述鳍部顶部、所述第三区域衬底顶部低于所述鳍部顶部时，所述第一区域衬底顶部高于所述隔离结构顶部，所述第三区域衬底顶部高于所述隔离结构顶部。

本实施中，由于所述第二区域ii衬底201上具有隔离结构203，因此所述栅极结构204位于所述第二区域ii的隔离结构203上。

所述若干鳍部202共享栅极结构204；所述栅极结构204长度方向垂直于所述鳍部202延伸方向。所述栅极结构204为多晶硅栅极结构或者金属栅极结构。多晶硅栅极结构包括栅介质层以及栅介质层上的多晶硅层，栅介质层的材料为氧化硅或氮氧化硅；金属栅极结构包括：栅介质层以及位于栅介质层上的金属层，其中，栅介质层包括界面层以及位于界面层上的高k栅介质层，所述界面层的材料为氧化硅，所述高k栅介质层的材料为高k栅介质材料，所述高k栅介质材料指的是相对介电常数大于氧化硅相对介电常数的材料。

本实施例中，所述静电放电保护结构还包括：位于所述栅极结构204顶部上的硬掩膜层205，所述硬掩膜层205对所述栅极结构204顶部起到保护作用；位于所述栅极结构204侧壁以及硬掩膜层205侧壁上的侧墙206，所述侧墙206对所述栅极结构204侧壁起到保护作用。

所述硬掩膜层205的材料为氮化硅、碳氮化硅或碳氮氧化硅；所述侧墙206的材料为氧化硅或氮化硅中的一种或两种。

本实施例中，所述栅极结构204位于紧挨所述第一区域i的鳍部202的顶部和侧壁上，也就是说，所述栅极结构204位于紧挨所述第一掺杂外延层207的鳍部202的顶部和侧壁上，使得所述栅极结构204覆盖紧邻第一区域i的鳍部202的顶部和侧壁。需要说明的是，在其他实施例中，所述栅极结构也可以暴露出位于栅极结构与第一区域之间的部分鳍部。

并且，所述栅极结构204位于所述第二区域ii部分衬底201上。本实施例中，所述栅极结构204位于所述第二区域ii部分隔离结构203上，且所述栅极结构204暴露出位于所述第二掺杂外延层208与所述栅极结构204之间的若干鳍部202。其好处在于，第二掺杂外延层208作为漏极，在静电放电结构处于工作状态时，所述第二掺杂外延层208被施加较高的电压；由于所述第二掺杂外延层208与所述栅极结构204之间具有一定距离，从而避免施加在第二掺杂外延层208上的电压对栅极结构204的性能造成不良影响，例如防止栅极结构204的栅介质层在高压电场下被击穿。

在沿所述鳍部202延伸方向上，位于所述第二掺杂外延层208与所述栅极结构204之间的鳍部202的长度尺寸，可以理解为漏极与栅极结构204之间的距离。所述长度尺寸不宜过短，也不宜过长。如果所述漏极与所述栅极结构204之间的距离过短，则所述漏极上施加的电压会对栅极结构204造成不良影响；如果所述漏极与所述栅极结构204之间的距离过长，栅极结构204对沟道的控制能力过弱。

为此，本实施例中，在沿所述鳍部202延伸方向上，位于所述第二掺杂外延层208与所述栅极结构204之间的鳍部202长度尺寸为5埃～35埃。

所述第一凹槽位于所述第一区域i衬底201内，所述第二凹槽位于所述第三区域iii衬底201内，因此所述第一凹槽和第二凹槽分别位于所述栅极结构204相对的两侧。

所述第一凹槽与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分，相应的，所述第一掺杂外延层207与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分，使得所述若干鳍部202可以共享源极。

所述第二凹槽与所述鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分，相应的，所述第二掺杂外延层208与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分，使得所述若干鳍部202可以共享漏极，因此，当所述静电放电保护结构处于工作状态时，各鳍部202对应的漏极可以均匀开启，从而及时的泄放esd电流。并且，由于所述若干鳍部202共享漏极，因此经由所述漏极的放电电流密度相对较小，从而避免由于电流密度过大造成的热击穿问题，使得静电放电结构不易被破坏，从而提高了静电放电结构的失效电流。

所述第一凹槽的延伸方向与所述若干鳍部202的排列方向平行；所述第二凹槽的延伸方向与所述若干鳍部202的排列方向平行。

本实施例中，在沿所述鳍部202延伸方向上，所述第二凹槽的宽度尺寸大于所述第一凹槽的宽度尺寸，相应的，使得在沿所述鳍部202延伸方向上，所述第二掺杂外延层208的宽度尺寸大于所述第一掺杂外延层207的宽度尺寸。因此本实施例中提供的漏极表面面积较大，使得漏极的表面电阻较大，流经漏极的放电电流密度较小，减小放电电流产生的热量，避免热量过高造成的热击穿问题。

本实施例中，在沿鳍部202延伸方向的剖面上，所述第一凹槽的剖面形状为方形，所述第二凹槽的剖面形状为方形。在其他实施例中，所述第一凹槽的剖面形状还可以为u形或sigma形，所述第二凹槽的剖面形状可以为u形或sigma形。

所述第一凹槽的宽度尺寸小于所述第二凹槽的宽度尺寸，相应的，使得在沿鳍部202延伸方向上，所述第一掺杂外延层207的宽度尺寸小于所述第二掺杂外延层208的宽度尺寸，

所述第一掺杂外延层207的材料为含有掺杂离子的si、ge、sige或sic；所述第二掺杂外延层208的材料为含有掺杂离子的si、ge、sige或sic，其中，掺杂离子为n型离子或p型离子，所述n型离子为p、as或sb，所述p型离子为b、ga或in。

本实施例中，所述静电放电保护结构为ggnmos器件，所述第一掺杂外延层207的掺杂离子为n型离子，所述第二掺杂外延层208的掺杂离子为n型离子。在其他实施例中，所述静电放电保护结构为ggpmos器件，所述第一掺杂外延层的掺杂离子为p型离子，所述第二掺杂外延层的掺杂离子为p型离子。

本实施例中，所述第一区域i、第二区域ii和第三区域iii的衬底201内、以及所述鳍部202内还具有阱区，且所述阱区的掺杂离子类型与所述第一掺杂外延层207的掺杂离子类型不同。本实施例中，所述静电放电结构为ggnmos器件，所述阱区为p型阱区，所述阱区的掺杂离子为p型离子。在其他实施例中，所述静电放电结构为ggpmos时，所述阱区为n型阱区，所述阱区的掺杂离子为n型离子。

本实施例中，所述静电放电保护结构还包括：位于所述第一区域i衬底201上的第一伪栅结构209，且所述第一凹槽位于所述第一伪栅结构209与所述栅极结构204之间的衬底201内。

所述第一伪栅结构209可以起到定义所述第一凹槽边界位置的作用；并且，在所述第一凹槽内形成第一掺杂外延层207时，所述第一伪栅结构209还可以限制所述第一掺杂外延层207的生长，防止所述第一掺杂外延层207的顶部过高。

本实施例中，所述第一伪栅结构209的材料与所述栅极结构204的材料相同。在其他实施例中，所述第一伪栅结构的材料还可以与所述栅极结构的材料不同，例如，所述第一伪栅结构的材料可以为无定形碳；并且，所述第一伪栅结构的材料晶格常数与所述第一掺杂外延层的材料晶格常数相差较大，使得选择性外延工艺形成第一掺杂外延层时不会在第一伪栅结构上外延生长薄膜。

本实施例中，所述第一伪栅结构209顶部与所述栅极结构204顶部齐平，且所述第一伪栅结构209顶部上具有硬掩膜层205，所述第一伪栅结构209侧壁上具有侧墙206。

所述静电放电保护结构还包括：位于所述第三区域iii衬底201上的分立的第二伪栅结构210，且所述第二凹槽位于相邻第二伪栅结构210之间的衬底201内。

所述第二伪栅结构210定义所述第二凹槽的边界；并且，在所述第二凹槽内形成第二掺杂外延层208时，所述相邻第二伪栅结构210可以限制所述第二掺杂外延层208的生长，防止所述第二掺杂外延层208的顶部过高。

本实施例中，所述第二伪栅结构210的材料与所述栅极结构204的材料相同。在其他实施例中，所述第二伪栅结构的材料还可以与所述栅极结构的材料不同，例如，所述第二伪栅结构的材料可以为无定形碳；并且，所述第二伪栅结构的材料晶格常数与所述第二掺杂外延层的材料晶格常数相差较大，使得选择性外延生长工艺形成第二掺杂外延层时不会在第二伪栅结构上外延生长薄膜。

本实施例中，所述第二伪栅结构210顶部与所述栅极结构204顶部齐平，且所述第二伪栅结构210顶部上具有硬掩膜层204，所述第二伪栅结构210侧壁上具有侧墙206。

本实施例中，所述静电放电保护结构还包括：分别位于所述栅极结构204顶部上、第一掺杂外延层207上以及第二掺杂外延层208上的导电插塞211。所述导电插塞211的材料可以为铜、铝或钨。

位于所述栅极结构204顶部上的导电插塞211还贯穿位于栅极结构204顶部上的硬掩膜层205。

本实施例中，所述静电放电保护结构还包括：位于所述第一掺杂外延层207、第二掺杂外延层208、栅极结构204、第一伪栅结构209以及第二伪栅结构210上的介质层212，所述介质层212顶部高于所述栅极结构204顶部。本实施例中，所述介质层212顶部与所述导电插塞211顶部齐平，所述介质层212的材料为氧化硅、氮化硅或氮氧化硅。

本实施例提供的静电放电保护结构中，由于所述若干鳍部202共享漏极，因此，当所述静电放电保护结构处于工作状态时，各鳍部202对应的漏极可以均匀开启，从而及时的泄放esd电流。并且，由于所述若干鳍部202共享漏极，对于大小相同的放电电流而言，与各鳍部对应分立的漏极的技术方案相比，本实施例中经由所述漏极的放电电流密度更小，从而有效的避免由于电流密度过大而造成的热击穿问题，因此本实施例提供的静电放电结构的失效电流变大，使得静电放电结构不易被破坏。

本发明实施例还提供一种静电放电保护结构的形成方法，包括：提供衬底，所述衬底包括依次排列的第一区域、第二区域以及第三区域，所述第二区域衬底上具有若干平行排列的鳍部，且所述第一区域、第二区域以及第三区域的排列方向与所述鳍部延伸方向平行；在所述第二区域衬底上形成横跨所述若干鳍部的栅极结构，且所述栅极结构位于所述若干鳍部的部分顶部和侧壁上；在所述第一区域衬底内形成第一凹槽，且所述第一凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第一凹槽的第一掺杂外延层，所述第一掺杂外延层作为源极；在所述第三区域衬底内形成第二凹槽，且所述第二凹槽与所述若干鳍部沿鳍部延伸方向的延伸图形均具有重合部分；形成填充满所述第二凹槽的第二掺杂外延层，所述第二掺杂外延层作为漏极。

以下将结合附图对本实施例提供的静电放电保护结构的形成方法进行详细说明。

图5至图12为本实施例提供的静电放电保护结构形成过程的结构示意图。

参考图5及图6，图5为俯视结构示意图，图6为图5中沿bb1方向的剖面结构示意图，提供衬底201，所述衬底201包括第一区域i、第二区域ii以及第三区域iii，所述第二区域ii衬底201上具有若干平行排列的鳍部202，且所述第一区域i、第二区域ii以及第三区域iii的排列方向与所述鳍部202延伸方向平行。

本实施例中，所述第二区域ii衬底201上还具有覆盖鳍部202部分侧壁的隔离结构203，所述隔离结构203顶部低于所述鳍部202顶部。

有关所述衬底201以及鳍部202的描述可参考前述相应描述，在此不再赘述。

所述第一区域i、第二区域ii以及第三区域iii的排列方向与所述鳍部202延伸方向(如图5中的x方向)平行。

形成所述衬底201以及鳍部202的工艺步骤包括：提供初始衬底，所述初始衬底顶部表面高度一致，所述初始衬底包括依次排列的第一区域i、第二区域ii以及第三区域iii；在所述第一区域i以及第三区域iii初始衬底上形成图形层，且所述图形层还位于第二区域ii部分初始衬底上；以所述图形层为掩膜，刻蚀所述第二区域ii初始衬底，刻蚀后的所述初始衬底作为所述衬底201以及凸出于第二区域ii衬底201上的若干鳍部202；去除所述图形层。

参考图7及图8，图7为在图5基础上的结构示意图，图8为在图6基础上的结构示意图，在所述第二区域ii衬底201上形成横跨所述若干鳍部202的栅极结构204，且所述栅极结构204位于所述若干鳍部202的部分顶部和侧壁上。

本实施例中，由于第二区域ii衬底201上具有隔离结构203，相应的所述栅极结构204位于所述隔离结构203上。

形成所述栅极结构204的工艺步骤包括：在所述衬底201上以及鳍部202顶部和侧壁上形成栅极膜；去除位于所述第一区域i以及第三区域iii的栅极膜，还去除第二区域ii上靠近第三区域iii的部分栅极膜，形成所述栅极结构204，且所述栅极结构204暴露出位于所述第三区域iii与所述栅极结构204之间的若干鳍部202。

本实施例中，在形成所述栅极结构204过程中，还在栅极膜上形成硬掩膜；在图形化所述栅极膜形成栅极结构204过程中，图形化所述硬掩膜形成位于所述栅极结构204顶部上的硬掩膜层205。

本实施例中，还在所述第一区域i衬底201上形成第一伪栅结构209，所述第一伪栅结构209的长度方向与所述栅极结构204的长度方向相同。所述第一伪栅结构209用于定义后续形成的第一凹槽的边界，且限制后续形成的第一掺杂外延层的顶部高度。

本实施例中，还在所述第三区域iii衬底201上形成分立的第二伪栅结构210，所述第二伪栅结构201的长度方向与所述栅极结构204的长度方向相同。所述分立的第二伪栅结构210用于定义后续形成的第二凹槽的边界，且限制后续形成的第二掺杂外延层的顶部高度。

本实施例中，所述第一伪栅结构209、第二伪栅结构210以及栅极结构204在同一道工艺步骤中形成，也就是说，在刻蚀所述栅极膜形成栅极结构204的过程中，保留位于第一区域i衬底201上的部分栅极膜作为第一伪栅结构209，保留位于所述第三区域iii衬底201上的部分栅极膜作为第二伪栅结构210。

相应的，所述第一伪栅结构209顶部上形成有硬掩膜层205，所述第一伪栅结构209侧壁上形成有侧墙206；所述第二伪栅结构210顶部上形成有硬掩膜层205，所述第二伪栅结构210侧壁上形成有侧墙206。

本实施例中，所述栅极结构204位于第二区域ii部分衬底201上，且所述栅极结构204暴露出位于所述第三区域iii与所述栅极结构204之间的若干鳍部202，使得后续形成的漏极与栅极结构204之间具有一定距离，使得施加在漏极上的电压对栅极结构204的影响小，避免栅极结构204中的栅介质层被击穿。

参考图9及图10，图9为在图7基础上的结构示意图，图10为在图8基础上的结构示意图，在所述第一区域i衬底201内形成第一凹槽301，且所述第一凹槽301与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分；在所述第三区域iii衬底201内形成第二凹槽302，且所述第二凹槽302与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分。

所述第一凹槽301的延伸方向与所述若干鳍部202的排列方向平行；所述第二凹槽302的延伸方向与所述若干鳍部202的排列方向平行。

本实施例中，在沿所述鳍部202延伸方向上，所述第二凹槽302的宽度尺寸大于所述第一凹槽301的宽度尺寸，使得后续在第二凹槽302内形成的漏极的表面尺寸较大，从而提高漏极的表面电阻，使得流经漏极的电流密度减小，避免由于电流密度过大而造成的热击穿问题。

本实施例中，形成所述第一凹槽301以及第二凹槽302的工艺步骤包括：以所述栅极结构204以及第一伪栅结构209为掩膜，刻蚀位于所述栅极结构204与所述第一伪栅结构209之间的衬底201，在所述第一区域i衬底201内形成第一凹槽301；以所述分立的第二伪栅结构210为掩膜，刻蚀位于相邻第二伪栅结构210之间的衬底201，在所述第三区域iii衬底201内形成第二凹槽302。

需要说明的是，在形成所述第一凹槽301以及第二凹槽302之前，还可以形成覆盖被所述栅极结构204暴露出的鳍部202的掩膜层，所述掩膜层阻挡刻蚀工艺对所述鳍部202进行刻蚀，所述掩膜层还可以位于其他不期望被刻蚀的区域。

本实施例中，所述第一凹槽301的剖面形状为方形，所述第二凹槽302的剖面形状为方形，采用各向异性刻蚀工艺刻蚀所述衬底201，形成所述第一凹槽301以及第二凹槽302。在其他实施例中，所述第一凹槽的剖面形状为sigma形，所述第二凹槽的剖面形状为sigma形时，先采用各向异性刻蚀工艺刻蚀所述衬底形成初始凹槽，然后采用各向同性刻蚀刻蚀所述初始凹槽，相应的形成sigma形的第一凹槽以及sigma形的第二凹槽。

本实施例中，所述第一凹槽301底部高于所述第二区域ii鳍部202底部，所述第二凹槽302底部高于所述第二区域ii鳍部202底部。在其他实施例中，所述第一凹槽底部还可以与第二区域鳍部底部齐平或低于所述第二区域鳍部底部，所述第二凹槽还可以与第二区域鳍部底部鳍部或低于第二区域鳍部底部。

本实施例中，在同一道工艺步骤中，形成所述第一凹槽301以及第二凹槽302。在其他实施例中，还可以先形成所述第一凹槽后形成所述第二凹槽，或者，先形成所述第二凹槽后形成所述第一凹槽。

参考图11及图12，图11为在图9基础上的结构示意图，图12为在图10基础上的结构示意图，形成填充满所述第一凹槽301(参考图9及图10)的第一掺杂外延层207，所述第一掺杂外延层207作为源极；形成填充满所述第二凹槽302(参考图9及图10)的第二掺杂外延层208，所述第二掺杂外延层208作为漏极。

本实施例中，采用选择性外延工艺形成所述第一掺杂外延层207；采用选择性外延工艺形成所述第二掺杂外延层208。

所述第一掺杂外延层207的材料为含有掺杂离子的si、ge、sige或sic；所述第二掺杂外延层208的材料为含有掺杂离子的si、ge、sige或sic。其中，所述掺杂离子为n型离子或p型离子。

本实施例中，形成所述第一掺杂外延层207的方法为：在选择性外延工艺的过程中进行原位掺杂(in-situdoping)，形成所述第一掺杂外延层207；形成所述第二掺杂外延层208的方法为：在选择性外延工艺的过程中进行原位掺杂，形成所述第二掺杂外延层208。

在其他实施例中，形成所述第一掺杂外延层的工艺步骤还可以包括：采用选择性外延工艺形成填充满所述第一凹槽的第一本征层；对所述第一本征层进行掺杂处理，将所述第一本征层转化为第一掺杂外延层。形成所述第二掺杂外延层的工艺步骤包括：采用选择性外延工艺形成填充满所述第二凹槽的第二本征层；对所述第二本征层进行掺杂处理，将所述第二本征层转化为第二掺杂外延层。

本实施例中，在同一道工艺步骤中，形成所述第一掺杂外延层207以及第二掺杂外延层208。

选择性外延工艺具有根据生长基底晶格常数的不同进行选择性生长的特性，所述第一伪栅结构209以及栅极结构204的材料晶格常数与第一掺杂外延层207的材料晶格常数相差较大，因此位于所述第一凹槽301两侧的第一伪栅结构209以及栅极结构204可以起到抑制第一掺杂外延层207过度生长的作用，防止形成的第一掺杂外延层207顶部高度过高，例如，防止第一掺杂外延层207顶部高于栅极结构204顶部。

同样的，所述第二伪栅结构210的材料晶格常数与第二掺杂外延层208的材料晶格常数形成较大，因此位于所述第二凹槽302两侧的第二伪栅结构210可以起到抑制第二掺杂外延层208过度生长的作用，防止形成的第二掺杂外延层208顶部高度过高，例如，防止第二掺杂外延层208顶部高于栅极结构204顶部。

并且，位于所述第二凹槽302两侧的第二伪栅结构210还可以起到限制第二掺杂外延层208横向过度生长的作用，防止高于衬底201表面的第二掺杂外延层209宽度尺寸过大。

本实施例中，所述第一掺杂外延层207顶部与所述衬底201顶部齐平，所述第二掺杂外延层208顶部与所述衬底201顶部齐平。在其他实施例中，所述第一掺杂外延层顶部还可以高于所述衬底顶部，所述第二掺杂外延层顶部可以高于所述衬底顶部。

结合参考图3及图4，所述形成方法还包括：分别在所述栅极结构204顶部上、第一掺杂外延层207上以及第二掺杂外延层208上形成导电插塞211。

位于所述栅极结构204上的导电插塞211用于使所述栅极结构204与外部或其他器件电连接；位于所述第一掺杂外延层207上的导电插塞211用于使源极与外部或其他器件电连接；位于所述第二掺杂外延层208上的导电插塞211用于使漏极与外部或其他器件电连接。

所述导电插塞211的材料为铜、铝或钨。

本实施例中，在形成所述导电插塞211之前，还在所述第一掺杂外延层207、第二掺杂外延层208、栅极结构204、第一伪栅结构209以及第二伪栅结构210上形成介质层212，且所述介质层212顶部高于硬掩膜层205顶部。

形成所述导电插塞211的工艺步骤包括：在所述介质层212上形成图形化的掩膜层，所述图形化的掩膜层定义出待形成的导电插塞211的位置和尺寸；以所述图形化的掩膜层为掩膜，刻蚀所述介质层212，分别形成暴露出所述第一掺杂外延层207以及第二掺杂外延层208的导电通孔，且还刻蚀位于栅极结构204顶部上的硬掩膜层205，形成暴露出栅极结构204顶部的导电通孔；形成填充满所述导电通孔的导电插塞211。

本实施例中，所述第二掺杂外延层208作为漏极，且所述漏极与所述若干鳍部202沿鳍部202延伸方向的延伸图形均具有重合部分，使得所述若干鳍部202共享漏极，因此当形成的静电放电保护结构处于工作状态时，所述若干鳍部202对应的漏极同时开启，从而及时的泄放esd电流。此外，由于所述若干鳍部202共享漏极，所述漏极的表面电阻相对较大，因此流经所述漏极的放电电流密度相对较小，从而有效的避免由于电流密度过大而造成的热击穿问题，提高静电放电保护结构的失效电流，改善形成的静电放电保护结构的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。