半导体器件及其形成方法与流程

本发明的实施例涉及半导体领域，更具体地涉及半导体器件及其形成方法。

背景技术：

不断缩小单独的场效应晶体管(fet)的尺寸并提高其速度是半导体行业的目标之一，其中，例如，场效应晶体管包括金属氧化物半导体(mos)晶体管。为实现这些目标，开发了鳍式fet(finfet)或多栅极晶体管。

技术实现要素：

本发明的实施例提供了一种半导体器件，包括：衬底；以及多个鳍，形成在所述衬底的第一区域和第二区域上，其中，所述第一区域包括第一凹槽，并且相对于所述第一区域定位所述第二区域，其中，所述第一凹槽设置在所述第一区域的侧部处并且面向所述第二区域，并且所述第一凹槽在所述第二区域的侧部上的投影区域平坦。

本发明的实施例还提供了一种半导体器件，包括：多个第一鳍，形成在衬底的第一区域上，其中，所述第一鳍中的至少两个分别位于所述第一区域的第一凹槽的侧部处；以及多个第二鳍，形成在所述衬底的第二区域上，其中，面向并且对应于所述第一凹槽的所述第二区域的第一边缘平坦。

本发明的实施例还提供了一种半导体器件的形成方法，包括：放置与衬底的第一区域对应的第一布局图案；放置与所述衬底的第二区域对应的第二布局图案，其中，相对于所述第二布局图案放置所述第一布局图案；将与多个鳍对应的多个第三布局图案放置在所述第一区域和所述第二区域上方；以及在所述第一布局图案的凹部处以及在所述第一布局图案和所述第二布局图案之间放置与伪栅极对应的第四布局图案，以生成半导体器件的布局设计，其中，所述第一布局图案的所述凹部在所述第二布局图案上的投影区域平坦，并且，基于所述布局设计，通过工具制造所述半导体器件。

附图说明

结合附图阅读以下详细说明，可更好地理解本发明的各实施例。应注意到，根据工业标准实践，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可随意放大或缩小。

图1为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图2为示出根据本发明的一些实施例的与图1中的半导体器件对应的布局设计的示意图；

图3为根据本发明的一些实施例的用于布置图2中的布局设计的方法的流程图；

图4a为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图4b为根据本发明的一些可选实施例的半导体器件的示意性布局的顶视图；

图4c为根据本发明的一些可选实施例的半导体器件的示意性布局的顶视图；

图5为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图6为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图7为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图8为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；

图9a为根据本发明的一些实施例的半导体器件的示意性布局的顶视图；以及

图9b为根据本发明的一些实施例的半导体器件的示意性布局的顶视图。

具体实施方式

以下公开内容提供用于实施所提供主题的不同部件的多种不同实施例或实例。为简化本发明，下文描述了部件及设置的具体实例。当然，其仅为实例，并不意欲具有限制性。例如，在随后描述的第二部件的上方或上形成第一部件可包括第一和第二部件直接接触的实施例，并也可包括第一和第二部件之间形成附加部件，从而使第一和第二部件可非直接接触的实施例。此外，本发明可重复各种实例中的参考标号和/或字母。这种重复是出于简洁与清晰目的，其本身并不表示所论述的各种实施例和/或配置之间的关系。

此外，本文可使用诸如“下部”、“在…下方”或“底部”以及“上部”、“在…上方”或“顶部”等相对术语来描述一元件与附图所示的另一元件的关系。应该理解，除了附图所示的方位之外，相对术语意欲包括器件的不同方位。例如，如果附图中的器件被颠倒位置，则描述为位于其他元件下侧的元件将会定位在其他元件的上侧。因此，示例性术语“下部”可根据附图的特定取向包括方位“下部”和“上部”。类似地，如果附图中的器件被颠倒位置，则描述为位于其他元件“下面”或“下方”的元件将会定位在其他元件的“上面”。因此，示例性术语“在…下面”或“在…下方”可包括方位“在…上面”和“在…下面”。

本说明书中使用的术语在本领域以及各术语所使用的特定文本中通常具有其自己的一般意义。本说明书中实例(包括本文论述的任意术语的实例)的使用仅出于说明目的，其绝不限制本发明或任何示例性术语的范围和意义。同样，本发明并不局限于本说明书中给出的各种实施例。

虽然本文可使用“第一”和“第二”等术语来描述各种元件，但这些元件不应受这些术语限制。这些术语是用来区分不同元件的。例如，第一元件也可被称为第二元件，同样，第二元件也可被称为第一元件，而不背离实施例的范围。本文所使用的术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。

现在参考图1。图1为根据本发明的一些实施例的半导体器件100的示意性布局的顶视图。在一些实施例中，半导体器件100应用在鳍式场效应晶体管(finfet)中。

出于说明目的，半导体器件100包括衬底105和阱110。在一些实施例中，阱110布置在衬底105上。在一些实施例中，阱110为n型阱，并且衬底105为p型半导体衬底。在一些实施例中，形成在阱110中的晶体管(未示出)为p型。在一些实施例中，形成在阱110外侧的晶体管(未示出)为n型。

给出衬底105的上述类型以及阱110的类型是出于说明目的。各种类型的衬底105和各种类型的阱110均在本发明的考虑范围之内。

如图1示例性地示出，半导体器件100也包括鳍140。在一些实施例中，鳍140相互平行且等间隔布置。在一些实施例中，鳍140形成在衬底105的区域120和区域130上。在一些实施例中，布置鳍140以作为finfet的源极/漏极端子。

在一些实施例中，使用半导体材料实施鳍140。在又一实施例中，半导体材料包括iv族元素或化合物、iii-v族化合物或ii-vi族化合物中的一种或多种。仅出于说明目的给出鳍140的实施方式。鳍140的各种实施方式均在本发明的考虑范围之内。仅出于说明目的给出鳍140的数量，任意数量的鳍140均在本发明的考虑范围之内。

如图1示例性地示出，半导体器件100也包括与鳍140相交的栅极150。栅极150设置在区域120和区域130上方。在一些实施例中，栅极150相互平行且等间隔布置。在一些实施例中，布置栅极150以作为finfet的栅极端子。

如图1所示，按照从上而下的顺序，栅极150形成为与鳍140相交。在一些实施例中，鳍140形成为具有薄且垂直的结构，并且布置在衬底105的区域120和区域130上。在一些实施例中，栅极150形成为包裹在鳍140的薄且垂直的结构周围。

在一些实施例中，使用多晶硅实施栅极150。因此，在一些实施例中，本发明中所讨论的术语“栅极”也可称为“po”。用于形成栅极150的各种导电材料均在本发明的考虑范围之内。例如，在各种实施例中，使用金属、金属合金和金属硅化物等实施栅极150。

如图1所示，栅极150中的最左侧栅极150还标记为栅极150a，而栅极150中的最右侧栅极150还标记为栅极150b。在一些实施例中，栅极150a和150b设置在区域120的相对边缘和区域130的相对边缘的上方且覆盖区域120的相对边缘和区域130的相对边缘。因此，在一些实施例中，栅极150a和150b也被称为“pode”(od边缘上的多晶硅)结构。在一些实施例中，pode结构布置为覆盖并且保护鳍140的端部，以在制造工艺期间，为鳍140提供附加的可靠性。在一些实施例中，利用伪栅极实施本发明中的术语“pode结构”，其中，该伪栅极无法充当任何晶体管的栅极。

在一些实施例中，衬底105的区域120包括凹槽121。凹槽121设置在区域120的侧部处并且面向区域130。布置为横跨(across)凹槽121的鳍140的对应鳍140a被分成多个部分，其中，如图1所示，鳍140a的虚线部分被切掉。实际上，鳍140a被凹槽121分成两个独立的鳍140，其分别位于凹槽121的侧部处。在一些实施例中，凹槽121的位于区域130的侧部上的投影(projection)区域1210配置为基本平坦。换言之，在一些实施例中，区域130的面向区域120的凹槽121的边缘的至少一部分配置为基本平坦。如图1所示，凹槽121的投影区域1210落于区域130的基本平坦的表面上。在这种布置下，在制造工艺期间，能够防止鳍140受到损坏。如下结合图2给出详细解释。

以下段落描述了有关半导体器件100的某些实施例，以说明其布局图案的布置。然而，本发明并不限制于以下实施例。能够实施图1中的半导体器件100的各种设置均在本发明的考虑范围之内。

在一些实施例中，图1所示的半导体器件100的示意性布局的顶视图能够应用于finfet的布局设计中。例如，图1能够用作finfet的布局图，从而使一个或多个半导体制造设备能够根据布局图在晶圆上执行半导体制造。

现在参考图2和图3。图2为示出根据本发明的一些实施例的与图1中的半导体器件100对应的布局设计200的示意图。图3为根据本发明的一些实施例的用于布置图2中的布局设计200的方法300的流程图。如图2所示，布局设计200包括布局图案210、220、230、240、250和260。

为了简洁，下文结合根据布局设计200和方法300实施的图1中的半导体器件100的实例进行描述。在一些实施例中，方法300包括操作s310、s320、s330、s340、s350和s360。

在操作s310中，放置布局图案210。在操作s320中，将布局图案220布置在布局图案210内。出于说明目的，布局图案210对应于图1中的阱110。布局图案220对应于图1中的区域120。

在操作s330中，布局图案230放置在布局图案210的外侧并相对于布局图案220设置，并且布局图案220的凹部221放置为面向布局图案230的平坦表面。出于说明目的，布局图案230对应于图1中的衬底105的区域130。在一些实施例中，布局图案220和230用于允许布局设计者和/或设计系统识别图1中的鳍140定位在布局设计200中的哪一区域。如图1所示，相对于区域120布置衬底105的区域130。因此，相对于布局图案220放置布局图案230。此外，凹部221对应于图1中的区域120的凹槽121。在这种布置下，凹槽121的位于区域130的侧不上的投影区域能够定位在区域130的平坦表面内。

在操作s340中，布局图案250放置在布局图案220和布局图案230上方，并且与布局图案220和布局图案230相交。出于说明目的，布局图案250对应于图1中的栅极150。布局图案250彼此平行放置，以在形成器件100期间定义图1中的栅极150的位置。

在操作s350中，布局图案240放置在布局图案220和布局图案230的上方，并且与布局图案250相交。出于说明目的，布局图案240对应于图1中的鳍140。布局图案240彼此平行放置并与布局图案250相交，以在形成器件100期间定义图1中的鳍140的位置。在一些实施例中，布局图案240用于允许布局设计者和/或设计系统识别图1中的鳍140在器件100中的形成位置。

在操作s360中，布局图案260放置在布局图案210的凹部221处以及布局图案220和230的边缘处。出于说明目的，在一些实施例中，布局图案260对应于pode结构。布局图案260的布局图案260a设置在布局图案220的边缘处以及布局图案230的边缘处，以定义图1中的栅极150a的位置。布局图案260的布局图案260b设置在布局图案220的另一边缘处以及布局图案230的另一边缘处，以定义图1中的栅极150b的位置，其中布局图案260b与布局图案260a相对，。

此外，布局图案260的布局图案260c放置在凹部221中。因此，对应的pode结构(未示出)布置在如图1所示的凹槽121中，以在形成图1中的半导体器件100期间，支撑和/或保护图1所示的、横跨凹槽121布置的鳍140a和/或栅极150的虚线部分。在一些实施例中，在半导体器件100形成结束时去除对应于布局图案260c的pode结构(未示出)。

在一些方法中，l形pode结构形成在区域的凹槽中以支撑鳍。在去除l形pode结构期间，l形pode结构中的凹凸(jog)处可能存在不匹配。结果，临近凹凸处布置的鳍会受到损坏。于是，降低了finfet的产量。

与上述方法相比，如图1以上所示，凹槽121的在区域130的侧部上的投影区域1210配置为基本平坦。因此，在一些实施例中，面向图2中的布局图案220的布局图案260的侧部配置为基本平坦。在这种布置下，在制造工艺期间，pode结构能够形成为除了l形以外的形状。如图2所示，布局图案260配置为具有矩形形状。因此，与上述方法相比，横跨凹槽121布置的鳍140a能够在制造工艺期间免受损坏。结果，提高了制造图1中的半导体器件100的产量。

执行操作s360之后，确定图2中的布局设计200。如以上所述，在一些实施例中，能够根据设计布局200并且通过一个或多个半导体制造设备制造包括图1中的器件100的晶圆。

在一些实施例中，使用电子设计自动化(eda)系统中携带的设计工具实施方法300。这样，布局设计200可由具有eda系统中携带的自动布局布线(apr)工具的设计工具生成。在其他一些实施例中，布局设计200可由布局设计者通过设计工具手动设计。

方法300的以上描述包括示例性操作，但是方法300的操作无需按照所述顺序执行。本发明中所披露的方法300的操作顺序能够改变，或者可根据本发明的各种实施例的精神和范围，视情况同时执行操作或同时执行部分操作。

现在参考图4a。图4a为根据本发明的一些实施例的半导体器件400的示意性布局的顶视图。相对于图1所示的实施例，图4a中的类似元件指定了相同的参考标号，以便于理解。

在图4a的一些实施例中，与图1中的半导体器件100相比，图4a中的区域130还包括凹槽431。凹槽431设置在区域130的侧部且面向区域120的凹槽121。布置为横跨凹槽431的鳍140的对应鳍140b被分成多个部分，其中，如图4a所示，鳍140b的虚线部分被去除。在一些实施例中，凹槽121的在区域130的侧部上的投影区域1210基本平坦。出于说明目的，凹槽121包括边缘121a和边缘121b。凹槽431包括边缘431a和边缘431b。凹槽121的边缘121a与凹槽431的边缘431a基本对准，并且凹槽121的边缘121b与凹槽431和边缘431b基本对准。在一些实施例中，位于凹槽431的边缘431a和边缘431b之间、被配置为面向区域120且对应于凹槽121的区域130的边缘基本平坦。在这种布置下，凹槽121的投影区域1210落在凹槽431的边缘431a和431b之间的基本平坦的表面上。因此，在制造工艺期间，根据图2中的布局图案260c，例如，配置为形成在凹槽121和凹槽431之间的pode结构(未示出)可具有矩形形状。因此，如上所述，与使用l形pode结构的方法相比，提高了半导体器件400的制造产量。

现在参考图4b。图4b为根据本发明的一些可选实施例的半导体器件400a的示意性布局的顶视图。相对于图4a的实施例，图4b中的类似元件指定了相同的参考标号，以便于理解。

在图4b所示的一些实施例中，与图4a中的半导体器件400相比，凹槽121的边缘121a为区域120的边缘120a。换言之，在图4b的实施例中，凹槽121布置在区域120的部分的侧部处。如上所述，边缘121a与边缘431a基本对准，并且边缘121b与边缘431b基本对准。因此，在制造工艺期间，根据图2中的布局图案260c，例如，配置为形成在凹槽121和凹槽431之间的pode结构(未示出)具有矩形形状。在这种布置下，凹槽121的投影区域1210落在凹槽431的边缘431a和431b之间的基本平坦的表面上。因此，与使用l形pode结构的方法相比，半导体器件400a的产量得到了提高。

现在参考图4c。图4c为根据本发明的一些可选实施例的半导体器件400b的示意性布局的顶视图。相对于图4b的实施例，图4c中的类似元件指定了相同的参考标号，以便于理解。

在图4c的一些实施例中，与图4a中的半导体器件400相比，凹槽431的边缘431a为区域130的边缘130a。换言之，在图4c的实施例中，凹槽431布置在区域130的部分的侧部处。如上所述，边缘431a与边缘121a基本对准，并且边缘431b与边缘121b基本对准。因此，在制造工艺期间，根据图2中的布局图案260c，例如，配置为形成在凹槽121和凹槽431之间的pode结构(未示出)具有矩形形状。在这种布置下，凹槽121的投影区域1210落在凹槽431的边缘431a和431b之间的基本平坦的表面上。结果，与使用l形pode结构的方法相比，半导体器件400b的产量得到了提高。

现在参考图5。图5为根据本发明的一些实施例的半导体器件500的示意性布局的顶视图。相对于图4a的实施例，图5中的类似元件指定了相同的参考标号，以便于理解。

在图5的一些实施例中，与图1中的半导体器件100相比，图5中的区域120还包括凹槽521。凹槽521设置在区域120的侧部处且面向凹槽121。在一些实施例中，横跨凹槽121和凹槽521布置的鳍140a被分成多个部分，其中，如图5所示，鳍140a的虚线部分被切掉。实际上，鳍140a被凹槽521进一步分成独立的鳍140，其分别位于凹槽521的侧部处。对应于凹槽121，凹槽521的在区域130的侧部上的投影区域5210配置为基本平坦，以增加半导体器件500的制造产量。

此外，在一些实施例中，两相邻栅极150间具有预定距离d1。在一些实施例中，预定距离d1由半导体工厂的技术文件定义或限制。如图5示例性地示出，凹槽121和凹槽521之间具有距离d2。在一些实施例中，距离d2配置为等于或大于距离d1的约两倍。在这种布置下，在制造工艺期间，根据图2中的布局图案260c，例如，配置为形成在区域120和区域130之间的pode结构(未示出)可避免形成为l形。于是，如上所述，半导体器件500的制造产量因此得到了提高。

现在参考图6。图6为根据本发明的一些实施例的半导体器件600的示意性布局的顶视图。相对于图5的实施例，图6中的类似元件指定了相同的参考标号，以便于理解。

在图6的一些实施例中，与图1中的半导体器件100相比，区域130还包括凹槽631。凹槽631设置在区域130的侧部处且面向凹槽121。横跨凹槽631布置的对应鳍140b被分成多个部分，其中，如图6所示，鳍140b的虚线部分被去除。在一些实施例中，凹槽631的在区域120的侧部上的投影区6310配置为基本平坦。因此，与使用l形pode结构的方法相比，半导体器件600的制造产量得到了提高。

此外，如上所述，两相邻栅极150之间存在预定距离d1。如图6示例性地示出，凹槽121和凹槽631之间存在距离d3。在一些实施例中，距离d3配置为等于或大于距离d1的约两倍。在这种布置下，在制造工艺期间，根据图2中的布局图案260c，形成在区域120和区域130之间的pode结构(未示出)可避免形成为l形。于是，如上所述，半导体器件600的制造产量因此得到了提高。

出于说明目的给出两凹槽间的距离的布置。能够防止在制造工艺期间形成l形pode结构的两凹槽间的距离的各种布置均在本发明的考虑范围之内。

现在参考图7。图7为根据本发明的一些实施例的半导体器件700的示意性布局的顶视图。相对于图1的实施例，图7中的类似元件指定了相同的参考标号，以便于理解。

在图7的实施例中，阱110的边缘110a与栅极150a的中部基本对准，并且阱110的边缘110b与栅极150b的中部基本对准。在这种布置下，与图1中的半导体器件100相比，阱110的面积缩小，因此半导体器件700的面积也得以缩小。在一些其他实施例中，阱110的边缘110a和110b中的一个与栅极150a和150b中的对应的一个的中部对准。出于说明目的，在芯片级的视图中，阱110的边缘110b与栅极150b的中部基本对准，并且阱110的边缘110a位于边界单元、角部单元和/或行单元(图7中未示出)处。在一些实施例中，边界单元、角部单元和行单元布置为使得阱110围绕区域120。仅出于说明目的给出阱110的边缘110a和110b的布置。阱110的边缘110a和110b的各种布置均在本发明的考虑范围之内。

如上所述，上述实施例中的半导体器件的示意性布局的顶视图可应用在finfet的布局设计中。在又一实施例中，上述给出的半导体器件的示意性布局的顶视图可应用在单元库的设计中，用于形成一个或多个上述半导体器件。例如，在一些实施例中，可形成图1中的若干半导体器件100并在垂直方向上相互对准。

现在参考图8。图8为根据本发明的一些实施例的半导体器件800的示意性布局的顶视图。相对于图1的实施例，图8中的类似元件指定了相同的参考标号，以便于理解。

在一些实施例中，根据图2中的布局设计200，通过一个或多个半导体制造设备形成半导体器件800。如图8所示，半导体器件800包括部分810和部分820。部分810临近部分820设置。例如，可根据储存图2中的布局设计200的单元库，通过自动布局布线(apr)工具放置与部分810和部分820对应的布局图案。部分810和部分820中的每一个的布置都与图1中半导体器件100的布置相同。因此，本文将不再给出重复描述。实际上，如图8所示，图1中的半导体器件100纵向顺序布置。

现在参考图9a。图9a为根据本发明的一些实施例的半导体器件900的示意性布局的顶视图。相对于图9a的实施例，图1中的类似元件指定了相同的参考标号，以便于理解。

在图9a的一些实施例中，与图1中的半导体器件100相比，区域120和区域130的布局上下颠倒。如图9a所示，区域130包括凹槽931。区域130的凹槽931设置在130的侧部处且面向区域120的基本平坦的表面。区域120的凹槽121设置在120的侧部处且面向与氧化物层130相反的方向。因此，如上所述，凹槽931的在区域120的侧部上的投影区域9310基本平坦。结果，与使用l形pode结构的方法相比，半导体器件900的制造产量得到了提高。

现在参考图9b。图9b为根据本发明的一些实施例的半导体器件900a的示意性布局的顶视图。相对于图1和9b所示的实施例，图1中的类似元件指定了相同的参考标号，以便于理解。

在一些实施例中，根据第一布局设计和第二布局设计，通过一个或多个半导体制造设备形成半导体器件900a。例如，第一布局设计为图2中的布局设计200，并且第二布局设计为与图9a中的半导体器件900对应的布局设计。

如图9b示例性地示出，半导体器件900a包括部分910和部分920。部分910临近部分920设置。部分910的布置与图9a中的半导体器件900的布置相同。部分920的布置与图1中的半导体器件100的布置相同。因此，本文将不再给出重复描述。

例如，根据储存与图9a中的半导体器件900对应的布局设计的第一单元库，通过自动布局布线(apr)工具放置与部分910对应的布局图案。例如，根据储存图2中的布局设计200的第二单元库，通过自动布局布线(apr)工具放置与部分920对应的布局图案。实际上，在一些实施例中，图1中的若干半导体器件100和图9a中的半导体器件900纵向顺序布置。

此外，如图9b示例性地示出，部分910的阱110与部分920的阱110耦合并且接触。在一些实施例中，形成并且由部分910和部分920共用包括部分910和920的阱110的单个阱。

仅出于说明目的给出图1中的形成若干半导体器件100的布置。形成若干半导体器件100的各种布置均在本发明的考虑范围之内。例如，在一些实施例中，通过使用自动布局布线(apr)工具，图7中的若干半导体器件700可以形成并在水平方向上相互对准。在一些其他实施例中，由布局设计者根据对应的单元库手动生成与图8中的半导体器件800对应的布局设计。在一些可选实施例中，由布局设计者根据对应的单元库手动生成与图9b中的半导体器件900a对应的布局设计。

本发明全文中的术语“基本”指的是：具有不影响技术特征本质的微小变化和修改的实施例均包括在本发明的范围之内。

在一些实施例中，公开了一种半导体器件，其包括衬底和鳍。鳍形成在衬底的第一区域和第二区域上。第一区域第一凹槽。相对于第一区域定位第二区域。凹槽设置在第一区域的侧部处且面向第二区域。第一凹槽在第二区域的侧面上的投影区域基本平坦。

本文还公开一种器件，其包括第一鳍和第二鳍。第一鳍形成在衬底的第一区域上，并且至少两个第一鳍分别位于第一区域的第一凹槽的侧部处。第二鳍形成在衬底的第二区域上。面向并对应于第一凹槽的第二区域的第一边缘基本平坦。

本文还公开一种方法，其包括以下操作。放置对应于衬底的第一区域的第一布局图案。放置对应于衬底的第二区域的第二布局图案，其中，相对于第二布局图案放置第一布局图案。将对应于鳍的第三布局图案放置在第一区域和第二区域的上方。在第一布局图案的凹部处以及在第一布局图案和第二布局图案之间放置对应于伪栅极的第四布局图案，以生成半导体器件的布局设计。第一布局图案的凹部在第二布局图案上的投影区域基本平坦，并且基于布局设计，通过工具制造半导体器件。

本发明的实施例提供了一种半导体器件，包括：衬底；以及多个鳍，形成在所述衬底的第一区域和第二区域上，其中，所述第一区域包括第一凹槽，并且相对于所述第一区域定位所述第二区域，其中，所述第一凹槽设置在所述第一区域的侧部处并且面向所述第二区域，并且所述第一凹槽在所述第二区域的侧部上的投影区域平坦。

根据本发明的一个实施例，其中，所述第二区域的所述侧部具有平坦的表面。

根据本发明的一个实施例，其中，所述第二区域包括位于所述第二区域的所述侧部处的第二凹槽，并且所述第一凹槽的第一边缘与所述第二凹槽的第一边缘对准，所述第一凹槽的第二边缘与所述第二凹槽的第二边缘对准。

根据本发明的一个实施例，其中，所述第一凹槽的所述第一边缘为所述第一区域的边缘。

根据本发明的一个实施例，其中，所述第二凹槽的所述第一边缘为所述第二区域的边缘。

根据本发明的一个实施例，半导体器件还包括：多个栅极，设置在所述第一区域和所述第二区域的上方并且布置为与所述鳍相交。

根据本发明的一个实施例，其中，所述第一区域还包括第二凹槽，所述第二凹槽设置在所述第一区域的所述侧部处并且面向所述第二区域，并且所述第二凹槽在所述第二区域的所述侧部上的投影区域平坦，其中，所述栅极中的两相邻栅极之间存在第一距离，并且所述第一凹槽和所述第二凹槽之间的第二距离等于或大于所述第一距离的两倍。

根据本发明的一个实施例，其中，所述第二区域还包括第二凹槽，所述第二凹槽设置在所述第二区域的所述侧部处并且面向所述第一区域，并且所述第二凹槽在所述第一区域的所述侧部上的投影区域平坦，其中，所述栅极中的两相邻栅极之间存在第一距离，并且所述第一凹槽和所述第二凹槽之间的第二距离等于或大于所述第一距离的两倍。

根据本发明的一个实施例，半导体器件还包括：阱，其中，所述第一区域布置在所述阱内，并且所述阱的边缘与所述栅极的第一栅极的中部对准。

本发明的实施例还提供了一种半导体器件，包括：多个第一鳍，形成在衬底的第一区域上，其中，所述第一鳍中的至少两个分别位于所述第一区域的第一凹槽的侧部处；以及多个第二鳍，形成在所述衬底的第二区域上，其中，面向并且对应于所述第一凹槽的所述第二区域的第一边缘平坦。

根据本发明的一个实施例，半导体器件还包括：多个栅极，设置在所述第一区域和所述第二区域上方并且布置为与所述第一鳍和所述第二鳍相交。

根据本发明的一个实施例，其中，所述第一鳍中的至少两个分别位于所述第一区域的第二凹槽的侧部处，面向并且对应于所述第二凹槽的所述第二区域的所述第一边缘平坦，其中，所述栅极中的两相邻栅极之间存在第一距离，并且所述第一凹槽和所述第二凹槽之间的第二距离等于或大于所述第一距离的两倍。

根据本发明的一个实施例，其中，所述第二鳍中的至少两个分别位于所述第二区域的第二凹槽的侧部处，面向并且对应于所述第二凹槽的所述第一区域的边缘平坦，其中，所述栅极中的两相邻栅极之间存在第一距离，并且所述第一凹槽和所述第二凹槽之间的第二距离等于或大于所述第一距离的两倍。

根据本发明的一个实施例，半导体器件还包括：阱，形成在所述衬底上，其中，所述第一鳍形成在所述阱上；其中，所述阱的边缘与所述栅极的第一栅极的中部对准。

根据本发明的一个实施例，其中，所述第二鳍中的至少两个分别位于所述第二区域的第二凹槽的侧部处，并且所述第一凹槽的第一边缘与所述第二凹槽的第二边缘对准，所述第一凹槽的第二边缘与所述第二凹槽的第三边缘对准，并且所述第二区域的所述第一边缘位于所述第二凹槽的所述第二边缘和所述第三边缘之间。

根据本发明的一个实施例，其中，所述第一凹槽的所述第一边缘为所述第一区域的边缘。

根据本发明的一个实施例，其中，所述第二凹槽的所述第二边缘为所述第二区域的边缘。

本发明的实施例还提供了一种半导体器件的形成方法，包括：放置与衬底的第一区域对应的第一布局图案；放置与所述衬底的第二区域对应的第二布局图案，其中，相对于所述第二布局图案放置所述第一布局图案；将与多个鳍对应的多个第三布局图案放置在所述第一区域和所述第二区域上方；以及在所述第一布局图案的凹部处以及在所述第一布局图案和所述第二布局图案之间放置与伪栅极对应的第四布局图案，以生成半导体器件的布局设计，其中，所述第一布局图案的所述凹部在所述第二布局图案上的投影区域平坦，并且，基于所述布局设计，通过工具制造所述半导体器件。

根据本发明的一个实施例，其中，所述第一布局图案的所述凹部放置为面向所述第二布局图案的平坦的表面。

根据本发明的一个实施例，其中，所述第一布局图案配置为具有除了l形之外的形状。

前述内容概述了多个实施例的部件，从而使得本领域的技术人员能较好地理解本发明的实施例。本领域的技术人员应理解，其可以轻松地将本发明作为基础，用于设计或修改其他工艺或结构，从而达成与本文所介绍实施例的相同目的和/或实现相同的优点。本领域技术人员还应认识到，这种等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行各种更改、替换和修改。