本发明涉及半导体集成电路制造领域，特别是涉及一种沟槽栅超结(superjunction)器件；本发明还涉及一种沟槽栅超结器件的制造方法。
背景技术：
超结结构就是交替排列的n型柱和p型柱组成结构。如果用超结结构来取代垂直双扩散mos晶体管(verticaldouble-diffusedmetal-oxide-semiconductor，vdmos)器件中的n型漂移区，在导通状态下通过n型柱提供导通通路，导通时p型柱不提供导通通路；在截止状态下由pn立柱共同承受反偏电压，就形成了超结金属-氧化物半导体场效应晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)。超结mosfet能在反向击穿电压与传统的vdmos器件一致的情况下，通过使用低电阻率的外延层，而使器件的导通电阻大幅降低。
如图1所示，是现有超结器件俯视图；一般的超结器件结构，都包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。
1区包括由交替排列的p型柱22和n型柱23组成的超结结构，图1中的p型柱22和n型柱23都呈条形结构。n型柱23于在超结器件导通时提供导通通路，p型柱22和n型柱23在超结器件反偏时互相耗尽共同承受反向偏压。
2区和3区位于超结器件的终端，共同作为表示超结器件的终端保护结构。在器件导通时所述2区和3区不提供电流，在反偏状态用于承担从1区外周单元的表面到器件最外端表面衬底的电压该电压为横向电压和从1区外周单元表面到衬底的电压该电压为纵向电压。
2区中有至少一个p型环25，图1中为一个p型环25，该p型环25一般与1区的p型背栅即p阱连接在一起；2区中有具有一定倾斜角的场板介质膜，在2区中还具有用于减缓表面电场急剧变化的场板24，场板24为多晶场板片或金属场板，以及p型柱22；2区中也可以不设置所述金属场板。
3区包括由交替排列的p型柱22和n型柱23组成的超结结构，图1中3区的p型柱22和n型柱23分别由1区中的p型柱22和n型柱23延伸扩展而成，交替排列方向相同。在其它结构中，3区的p型柱22和n型柱23也能首尾相连的环型结构。
3区中有金属场板，3区中也可以不设置所述金属场板；3区中可以有p型环25也可以没有，有p型环25时该处的p型环是不与电荷流动区的p型背栅连接相连的(悬浮的)；在3区的最外端有终端截止环21，所述终端截止环21由n+注入区或n+注入区再加形成于其上的介质或介质加上金属构成。
现有超结器件包括平面栅超结器件和沟槽栅超结器件，以超结器件为超结mosfet为例，超结mosfet包括平面栅mosfet和沟槽栅mosfet，沟槽栅mosfet具有更高的器件单元密度，故需要采用沟槽栅技术提高器件单元的密度。如图2所示，是现有超结器件的俯视局部放大图；如图3所示，是现有超结器件的截面示意图；图2和图3所对应的超结器件为沟槽栅超结mosfet；图2中，电荷流动区位于bb’线和cc’线之间，cc’线和dd’线之间为过渡区，图3所示结构为沿aa’线的截面示意图；现有沟槽栅超结mosfet器件原胞结构包括：
在n型重掺杂的硅衬底1上形成有n型外延层3，在n型外延层3中形成有n型柱3和p型柱4，其中p型柱4由填充于沟槽中的p型硅组成，n型柱3直接由位于各p型柱4之间的n型外延层3组成。n型柱3对应于图1中的n型柱23，p型柱4对应于图1中的p型柱22。图2中p型柱4为条形结构并用p表示，n型柱3为条形结构并用n表示。
在p型柱4的顶部两侧的n型柱3中形成有p型阱7，在p型阱7中形成有n+区组成的源区8。在p型阱7的表面形成有栅介质层如栅氧化层5和多晶硅栅6。栅极沟槽5b形成于n型柱3的顶部并穿过p型阱7，在栅极沟槽5b的底部表面和侧面形成有栅氧化层2，由填充于栅极沟槽5b中的多晶硅组成多晶硅栅6，由于多晶硅栅6是填充于栅极沟槽5b中，故多晶硅栅6也称为沟槽栅。
还包括：层间膜10，接触孔11，正面金属层12，正面金属层12图形化后分别引出源极和栅极。在硅衬底1的背面形成有背面金属层13，背面金属层13引出漏极。
引出源区8的接触孔11位于p型柱4的顶部，且在源区8对应的接触孔11的底部也即p型柱4的顶部形成有由p+区组成的p阱引出区即接触区9，接触区9和源区8和p型阱7都接触，并通过接触区9和接触孔11的接触将源区8和p型阱7都连接到有正面金属层12组成的源极。
由于硅衬底1为重掺杂，n型外延层3为轻掺杂，在二者交界处形成有浓度过渡的区域，该浓度过渡的区域的厚度对应于后续的描述的t00。
图3中，界面c1c2为硅衬底1的顶部表面，界面b1b2为超结结构的底部界面，界面a1a2为n型外延层3的顶部表面。界面b1b2和界面c1c2之间的厚度为t00，界面a1a2到硅衬底1减薄后的背面之间的厚度为t100，界面a1a2和界面b1b2之间的厚度为t200，界面a1a2和界面c1c2之间的厚度为t300。
所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；n型外延层3的电阻1ohm·cm～2ohm.cm,厚度t300为45微米～60微米，p-n柱区域即超结结构区域：对应器件的源漏击穿电压bvds为600v～700v时高度t200为35微米～45微米。
由图2和图3所示可知，每个p型柱4都包括一个p+掺杂的接触区9，每个p型柱4最后也会通过接触区9连接到源极。如图2所示，cc’线右边的过渡区中形成有p型环25，p型环25和p型阱7相接触且通过接触孔11a连接到源极金属，该接触孔11a底部也形成有接触区9，接触孔11a底部的接触区9也位于p型柱4的顶部。由此可知，现有结构中，各p型柱4最后都连接到了源极。
现有的技术中，器件的p型柱4的上部通过接触孔11连接到源区8电极，n型柱2通过n+衬底即硅衬底1连接到漏极13，在较低的vds即源漏电压的情况下，vds基本施加横向的电场于p型柱4和n型柱3之间，使得在很低的vds下，交替排列的p型柱4和n型柱3在横向电场的作用下很快发生耗尽，这会使器件的电容crss在小的vds之下有很大的非线性，其中crss是反向传输电容也即反馈电容，大小为cgd。由一个p型柱4和一个n型柱3组成超结单元，超结单元的p型柱4和n型柱3的宽度和为超结结构的步进，对应步进小于12微米的超结结构，一般在vds从0伏变化到10v时，器件的crss会有一个急剧下降的过程，特别是由于超结器件如超结mosfet的导通电阻是同等电压的普通vdmos的1/4到1/10，同样导通电阻的超结mosfet的面积远小于vdmos，因此超结mosfet的crss的最大值非常小，crss的最大值通常是指vds＝0伏时的crss值。这两个因素的存在，使得超结mosfet在开关过程中，易于发生由于crss过低和crss的急剧变化从而造成开关过程过快，从而使得器件的应用系统电磁干扰大；甚至由于电流和电压的过冲而使得电路失效。
如图3所示的结构，在器件从导通状态变成反向截止状态的过程中，在平台电压阶段，器件的vgs即栅源电压保持在平台电压，器件的vds即漏源电压从器件导通时的vdson(通常很小)增加到电路的电源电压vdd(如400伏)，由于vds的增加，相邻p型柱4和n型柱3的进行横向耗尽，并在某一电压下将n型柱3的部分或全部完全耗尽，此时器件的cgd会变成非常小，cgd即crss，cgd是cox和csi的串联，由于dvds/dt＝igp/cgd(vds)，其中vds为漏源电压，igp为平台电压时的栅极电流，在该电压下dvds/dt会变得非常大；在这一过程中由于电容的非线性造成的di/dt太大，也会导致系统或器件上寄生的电感上的电压会出现过冲(ldi/dt)，其中i为源漏电流，l为寄生电感，这些因素都会导致使用器件的电路或系统出现电磁干扰，影响电路和系统的正常工作；这一情况才从高压反向截止状态到导通状态的变化过程中同样存在。这种在开关过程中过高的dvds/dt，除了造成应用中的回路的震荡，还可能造成应用系统的过大的电流和电压过冲，造成电路损坏。
技术实现要素：
本发明所要解决的技术问题是提供一种沟槽栅超结器件，能在很低vds下获得更高的crss且在较大的vds范围内能使得crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲。为此，本发明还提供一种沟槽栅超结器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅超结器件，沟槽栅超结器件的中间区域为电荷流动区，终端区环绕于所述电荷流动区的外周，过渡区位于所述电荷流动区和所述终端区之间。
电荷流动区包括由多个交替排列的n型柱和p型柱组成的超结结构；每一所述n型柱和其邻近的所述p型柱组成一个超结单元，所述超结单元的步进为一个所述p型柱和一个所述n型柱的宽度和。
在沿所述超结结构的宽度方向上，电荷流动区的所述沟槽栅超结器件的p型柱分为接电极p型柱和浮空p型柱，所述接电极p型柱和所述浮空p型柱组成第一周期排列结构，所述第一周期排列结构中包括一个接电极p型柱和一个以上的浮空p型柱，所述第一周期排列结构的步进为所述第一周期排列结构内的所述接电极p型柱和各浮空p型柱和对应的所述n型柱形成的交替排列结构的总宽度。
在各所述接电极p型柱的顶部都形成有p型阱且该p型阱沿对应的所述接电极p型柱的宽度方向横向延伸到两侧相邻的所述n型柱的中。
在各所述浮空p型柱的顶部不形成所述p型阱。
多个沟槽栅，各所述沟槽栅由填充于栅极沟槽中的多晶硅栅组成，在所述多晶硅栅和所述栅极沟槽的侧面和底部表面之间隔离有栅氧化层；所述沟槽栅的长度方向和所述超结结构的长度方向垂直，各所述沟槽栅在所述超结结构的长度方向周期性排列并组成第二周期排列结构，所述第二周期排列结构的步进等于一个所述栅极沟槽的宽度和两个相邻的所述栅极沟槽之间的间距的和。
在沿所述超结结构的宽度方向上各所述沟槽栅和各所述p型柱和各所述n型柱垂直相交；在各所述沟槽栅两侧的所述p型阱的表面形成有由n+区组成的源区以及由p+区组成的接触区；所述源区和对应的所述沟槽栅的侧面自对准，被所述沟槽栅侧面覆盖且延伸到所述n型柱中的所述p型阱的侧面表面用于形成垂直沟道；在所述接触区的顶部形成有接触孔并通过该接触孔将所述源区和所述p型阱区都连接到由正面金属层组成的源极；所述浮空p型柱的顶部没有形成接触区和接触孔。
所述第一周期排列结构的步进大于所述超结单元的步进；通过较小的所述超结单元的步进使所述沟槽栅超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一周期排列结构的步进提高所述沟槽栅超结器件的栅漏电容。
所述第二周期排列结构的步进独立于所述第一周期排列结构的步进和所述超结单元的步进，通过调节所述第二周期排列结构的步进调节所述垂直沟道的密度，所述第二周期排列结构的步进越小所述垂直沟道的密度越大。
进一步的改进是，各所述接电极p型柱顶部的所述p型阱还延伸到所述过渡区中，且延伸到所述过渡区中的所述p型阱的顶部形成有由p+区组成的接触区以及形成于该接触区顶部且连接到所述源极的接触孔。
进一步的改进是，延伸到所述过渡区中的各所述浮空p型柱的顶部形成有由p+区组成的接触区以及形成于该接触区顶部且连接到所述源极的接触孔。
进一步的改进是，在所述过渡区的所述超结结构的表面形成有p型环，所述p型环顶部形成有由p+区组成的接触区以及形成于该接触区顶部且连接到所述源极的接触孔。
所述p型环的掺杂浓度和所述p型阱的掺杂浓度相同；或者，所述p型环的掺杂浓度和所述p型阱的掺杂浓度不同，但所述p型环的掺杂浓度要大于所述p型柱的掺杂浓度。
进一步的改进是，在沿所述超结结构的长度方向上，各行所述p型柱都为连续结构，该连续结构为：对于每一行所述p型柱，该行所述p型柱的各处结构都为所述接电极p型柱或该行所述p型柱的各处结构都为所述浮空p型柱。
或者，在沿所述超结结构的长度方向上，各行所述p型柱具有分段结构，该分段结构为：对于每一行所述p型柱，该行所述p型柱的分成两段以上，两个相邻的所述p型柱的段中一段具有所述接电极p型柱的结构、另一段具有所述浮空p型柱的结构。
进一步的改进是，所述超结结构的p型柱由填充于超结柱沟槽中的p型外延层组成。
所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之前，所述栅极沟槽的顶角和底角具有经过热氧化处理的圆化结构，通过所述圆化结构降低所述沟槽栅超结器件的漏电。
或者，所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之后。
进一步的改进是，漏区形成所述超结结构底部的半导体衬底的背面，在所述半导体衬底的背面形成有由背面金属层组成的漏极。
为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：
步骤一、在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤11、提供n型的第一外延层，所述第一外延层中要求还未形成超结结构，采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽。
步骤12、采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层，利用所述栅氧化层的热氧化工艺对所述栅极沟槽的底角和顶角进行圆化。
步骤13、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅。
步骤二、形成所述超结结构，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在形成有所述沟槽栅的所述第一外延层中形成超结柱沟槽；各所述超结柱沟槽的深度大于各所述栅极沟槽的深度。
步骤22、在所述超结柱沟槽中填充p型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成p型柱，由所述超结柱沟槽之间的所述第一外延层组成n型柱，由所述n型柱和所述p型柱交替排列形成所述超结结构。
采用光刻加离子注入工艺形成环绕所述电荷流动区的p型环。
步骤三、采用该光刻定义加离子注入以及退火推阱工艺形成p型阱；所述p型阱的结深小于等于所述栅极沟槽的深度；所述p型阱的形成步骤位于步骤一之后以及步骤二之前；或者，所述p型阱的形成步骤位于步骤二之后进行。
步骤四、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将所述电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤五、在所述电荷流动区的所述p型阱表面形成n型重掺杂的源区。
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
所述沟槽栅超结器件的中间区域为电荷流动区，所述电荷流动区由步骤四中形成的所述场氧化膜的图形结构定义；终端区环绕于所述电荷流动区的外周；过渡区位于所述电荷流动区和所述终端区之间，所述过渡区通过上述步骤22中形成的所述p型环定义。
进一步的改进是，所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄。
在减薄后的所述半导体衬底背面形成n型重掺杂的漏区。
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
进一步的改进是，步骤一中在进行步骤12之前还包括如下步骤：
采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层，从而增加对所述栅极沟槽的底角和顶角的圆化。
进一步的改进是，所述栅氧化层的热氧化工艺的温度为900℃～1100℃，所述栅氧化层的厚度为800埃～1200埃。
进一步的改进是，所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。
为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在第一外延层中形成超结柱沟槽。
步骤12、在所述超结柱沟槽中填充p型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成p型柱，由所述超结柱沟槽之间的所述第一外延层组成n型柱，由所述n型柱和所述p型柱交替排列形成所述超结结构。
步骤二、在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；所述栅极沟槽的深度小于所述超结柱沟槽的深度。
步骤22、在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层。
步骤23、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅。
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤四、形成p型阱和环绕所述电荷流动区的p型环；所述p型阱的结深小于等于所述栅极沟槽的深度。
步骤五、在所述电荷流动区的所述p型阱表面形成n型重掺杂的源区。
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
所述沟槽栅超结器件的中间区域为电荷流动区，所述电荷流动区由步骤三中形成的所述场氧化膜的图形结构定义；终端区环绕于所述电荷流动区的外周；过渡区位于所述电荷流动区和所述终端区之间，所述过渡区通过上述步骤四中形成的所述p型环定义。
进一步的改进是，所述第一外延层形成于半导体衬底表面，还包括如下背面工艺：
对所述半导体衬底进行背面减薄。
在减薄后的所述半导体衬底背面形成n型重掺杂的漏区。
形成背面金属层，所述背面金属层和所述漏区接触并作为器件的漏极。
为解决上述技术问题，本发明提供的沟槽栅超结器件的制造方法包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在第一外延层中形成超结柱沟槽。
步骤12、在所述超结柱沟槽中填充p型的第二外延层，由填充于所述超结柱沟槽中的所述第二外延层组成p型柱，由所述超结柱沟槽之间的所述第一外延层组成n型柱，由所述n型柱和所述p型柱交替排列形成所述超结结构。
步骤二、采用光刻加离子注入工艺形成环绕所述电荷流动区的p型环；之后在所述电荷流动区中形成沟槽栅，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；所述栅极沟槽的深度小于所述超结柱沟槽的深度。
步骤22、在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层。
步骤23、在所述栅极沟槽中填充多晶硅形成多晶硅栅，该多晶硅栅为所述沟槽栅。
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤四、形成p型阱；所述p型阱的结深小于等于所述栅极沟槽的深度。
步骤五、在所述电荷流动区的所述p型阱表面形成n型重掺杂的源区。
步骤六、形成层间膜、接触孔和正面金属层，对所述正面金属层进行图形化形成源极和栅极。
所述沟槽栅超结器件的中间区域为电荷流动区，所述电荷流动区由步骤三中形成的所述场氧化膜的图形结构定义；终端区环绕于所述电荷流动区的外周；过渡区位于所述电荷流动区和所述终端区之间，所述过渡区通过上述步骤二中形成的所述p型环定义。
现有技术中超结器件的原胞的步进和超结单元的步进相同的结构，超结单元的步进为一个p型柱和一个n型柱的宽度和，也即每一个超结单元的顶部都形成有一套原胞所具有的完整结构，包括：沟槽栅，p型阱，源区和接触孔，沟槽栅的长度和排列方式按照n型柱的长度和排列方式设置，这样原胞的步进会受限于超结单元的步进，为了提高超结器件的击穿电压和降低导通电阻，需要将超结单元的步进越做越小，这样整个超结结构更加容易被耗尽从而能提高击穿电压和降低导通电阻；但是原胞的步进也随之缩小后，超结单元的步进缩小后更加容易被耗尽，也即在更加低的源漏电压即vds下超结结构就会被耗尽，而器件的栅源电容即crss即cgd是由cox和csi串联而成的，当超结单元的步进减小后，同一超结单元的沟槽栅和底部的漏极之间的csi会在更加低的vds下急剧减小并达到最小值，故器件的crss会在更加低的vds下急剧减小并达到最小值，故现有技术中，超结器件的原胞的步进和超结单元的步进相同的设置无法同时满足提高超结器件的击穿电压和降低导通电阻以及使crss在开关过程中缓慢变化的要求。
本发明超结器件能取得如下有益技术效果：
第一、本发明对沟槽栅的排列方式做了特别设计，沟槽栅的长度和排列方式不再按照n型柱的长度和排列方式设置，而是将沟槽栅的长度方向设置为和超结结构的长度方向垂直，超结结构的长度方向即为p型柱或n型柱的长度方向，并将各沟槽栅在超结结构的长度方向进行周期性排列并组成第二周期排列结构，第二周期排列结构的步进等于一个栅极沟槽的宽度和两个相邻的栅极沟槽之间的间距的和。
这样本发明的第二周期排列结构的步进会独立于超结单元的步进，通过调节第二周期排列结构的步进能够调节垂直沟道的密度，第二周期排列结构的步进越小垂直沟道的密度越大，这样能够降低器件的比导通电阻，也能够增加器件的ciss，cgd和coss。
其中，ciss是输入电容，大小为cgs+cgd；coss是输出电路，大小为cds+cgd；cgs为器件的栅源电容，cgd为器件的栅漏电容，cds为器件的源漏电容。
第二、本发明对p型柱做了接电极p型柱和浮空p型柱的设置，接电极p型柱和浮空p型柱组成第一周期排列结构，这样能使得第一周期排列结构的步进大于超结单元的步进。
本发明通过减小超结单元的步进的大小，能够提高超结器件的击穿电压和降低导通电阻。
本发明还能通过较大的第一周期排列结构的步进提高所述沟槽栅超结器件的栅漏电容即crss，具体为：
相对于现有技术中所有p型柱都设置为接电极p型柱结构，即所有p型柱都设置p型阱并在p型阱中形成沟道以及在p型柱的顶部形成接触孔连接到源极，本发明通过浮空p型柱的设置，能够增加相同器件单元区域中沟槽栅和底部的漏极之间的csi，从而能使crss的增加，也即能增加器件单元区域的crss的值，所以，在低vds下，crss增加的值能够抵消超结单元的步进减少时使超结单元的耗尽区迅速增加而使crss减少的值并能进一步增加crss值，使crss值不受超结单元的步进的影响而能独立调节并获得较大的crss值。
另外，本发明设置的浮空p型柱顶部没有形成和金属电极连接的接触孔和p+区组成的接触区，相对于现有结构中p型柱的顶部都连接到源极的结构，本发明的浮空p型柱和相邻的n型柱之间的电位差会随vds即源漏电压的变化而变化但是会慢于vds的变化，从而能使超结器件的栅漏电容随源漏电压变化更加缓慢；所以，本发明能在较大的vds范围内能使得crss的下降比较缓慢，从而能减缓了开关过程的速度、能有效降低器件在应用电路中的电磁干扰性能以及有效降低器件在应用电路中带来的电流和电压的过冲；并同时能够提高超结器件的击穿电压和降低导通电阻。
另外，本发明的浮空p型柱在过渡区中可以通过接触区和接触孔连接到源极，也可以不设置连接到任何电极的结构，当浮空p型柱在过渡区中不设置连接电极的结构时，从电荷流动区到终端区的整个区域中浮空p型柱都不和任何电极连接，浮空p型柱完全浮空。而当本发明的浮空p型柱在过渡区中通过接触区和接触孔连接到源极时，这时浮空p型柱会近似于浮空，这种近似浮空的设置能提高器件的电流耐量。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有超结器件的俯视示意图；
图2是现有超结器件的俯视局部放大图；
图3是现有超结器件的截面示意图；
图4是本发明实施例一沟槽栅超结器件的俯视示意图；
图5a是沿图4中线c2的截面示意图；
图5b是沿图4中线c3的截面示意图；
图5c是沿图4中线c4的截面示意图；
图5d是沿图4中线c1的截面示意图；
图6是本发明实施例二沟槽栅超结器件的俯视示意图；
图7是本发明实施例三沟槽栅超结器件的截面示意图；
图8a是图2的单元区域的放大图；
图8b是图4的单元区域的放大图。
具体实施方式
本发明实施例一沟槽栅超结器件：
如图4所示，是本发明实施例一超结器件的俯视示意图；图5a是沿图4中线c2的截面示意图；图5b是沿图4中线c3的截面示意图；图5c是沿图4中线c4的截面示意图；图5d是沿图4中线c1的截面示意图；
本发明实施例一超结器件包含电荷流动区、横向承受反向偏置电压的终端区和处于电荷流动区和终端区之间的过渡区，终端区环绕于所述电荷流动区的外周，包括整个电荷流动区、过渡区和终端区的结构请参考图1所示，图1中1区表示电荷流动区，2区表示过渡区，3区表示终端区。图4中，电荷流动区位于bb’线和cc’线之间，cc’线和dd’线之间为过渡区。
本发明实施例一沟槽栅超结器件主要是对电荷流动区中的结构做了改进，本发明实施例一沟槽栅超结器件以n型超结mosfet为例进行说明，本发明实施例一中：
电荷流动区包括由多个交替排列的n型柱3和p型柱4组成的超结结构；每一所述n型柱3和其邻近的所述p型柱4组成一个超结单元，所述超结单元的步进为一个所述p型柱4和一个所述n型柱3的宽度和。其中，所述超结结构形成于n型外延层3中，n型外延层3形成于n型重掺杂的半导体衬底1如硅衬底1上。
在沿所述超结结构的宽度方向上，电荷流动区的所述沟槽栅超结器件的p型柱4分为接电极p型柱4和浮空p型柱4a，所述沟道p型柱4还是用标记4表示，浮空p型柱单独采用标记4a表示。所述接电极p型柱4和所述浮空p型柱4a组成第一周期排列结构，所述第一周期排列结构中包括一个接电极p型柱4和一个以上的浮空p型柱4a，所述第一周期排列结构的步进为所述第一周期排列结构内的所述接电极p型柱4和各浮空p型柱4a和对应的所述n型柱3形成的交替排列结构的总宽度。
在各所述接电极p型柱4的顶部都形成有p型阱7且该p型阱7沿对应的所述接电极p型柱4的宽度方向横向延伸到两侧相邻的所述n型柱3的中。
在各所述浮空p型柱4a的顶部不形成所述p型阱7。
多个沟槽栅6，各所述沟槽栅6由填充于栅极沟槽中的多晶硅栅6组成，在所述多晶硅栅6和所述栅极沟槽的侧面和底部表面之间隔离有栅氧化层2；所述沟槽栅6的长度方向和所述超结结构的长度方向垂直，各所述沟槽栅6在所述超结结构的长度方向周期性排列并组成第二周期排列结构，所述第二周期排列结构的步进等于一个所述栅极沟槽的宽度和两个相邻的所述栅极沟槽之间的间距的和。
在沿所述超结结构的宽度方向上各所述沟槽栅6和各所述p型柱4和各所述n型柱3垂直相交；在各所述沟槽栅6两侧的所述p型阱7的表面形成有由n+区组成的源区8以及由p+区组成的接触区9；所述源区8和对应的所述沟槽栅6的侧面自对准，被所述沟槽栅6侧面覆盖且延伸到所述n型柱3中的所述p型阱7的侧面表面用于形成垂直沟道；在所述接触区9的顶部形成有接触孔11并通过该接触孔11将所述源区8和所述p型阱7区都连接到由正面金属层12组成的源极；所述浮空p型柱4a的顶部没有形成接触区9和接触孔11。接触孔11需要穿过层间膜10。
所述第一周期排列结构的步进大于所述超结单元的步进；通过较小的所述超结单元的步进使所述沟槽栅超结器件的耐压能力增加以及导通电阻降低，通过较大的所述第一周期排列结构的步进提高所述沟槽栅超结器件的栅漏电容；
所述第二周期排列结构的步进独立于所述第一周期排列结构的步进和所述超结单元的步进，通过调节所述第二周期排列结构的步进调节所述垂直沟道的密度，所述第二周期排列结构的步进越小所述垂直沟道的密度越大。
各所述接电极p型柱4顶部的所述p型阱7还延伸到所述过渡区中，且延伸到所述过渡区中的所述p型阱7的顶部形成有由p+区组成的接触区9以及形成于该接触区9顶部且连接到所述源极的接触孔11a，该接触孔在图4中单独用标记11a标出。
本发明实施例一器件结构中，延伸到所述过渡区中的各所述浮空p型柱4a的顶部没有形成接触区以及接触孔，故所述浮空p型柱4a为完全浮空的结构。
本发明实施例一器件结构中，在沿所述超结结构的长度方向上，各行所述p型柱4都为连续结构，该连续结构为：对于每一行所述p型柱4，该行所述p型柱4的各处结构都为所述接电极p型柱4或该行所述p型柱4的各处结构都为所述浮空p型柱4a。图4中的波浪线表示中间省略了相同的结构。
本发明实施例一器件结构中，所述超结结构的p型柱4由填充于超结柱沟槽中的p型外延层组成。所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之前，所述栅极沟槽的顶角和底角具有经过热氧化处理的圆化结构，通过所述圆化结构降低所述沟槽栅超结器件的漏电。在其它实施例器件结构中也能为：所述栅极沟槽的形成工艺位于所述超结结构的形成工艺之后。
漏区形成所述超结结构底部的半导体衬底1的背面，在所述半导体衬底1的背面形成有由背面金属层13组成的漏极。
本发明实施例一器件结构中，所述半导体衬底1为硅衬底1，硅衬底1为重掺杂，n型外延层3为轻掺杂，在二者交界处形成有浓度过渡的区域，该浓度过渡的区域的厚度对应于图5a中t00所标记的区域。
本发明实施例一器件结构中，所述硅衬底1为高浓度基板，电阻率0.001ohm·cm～0.003ohm·cm；n型外延层3的电阻率1ohm·cm～2ohm·cm，厚度为45微米～60微米，p-n柱区域即超结结构区域：对应器件的源漏击穿电压bvds为600v～700v时超结结构的高度为35微米～45微米。
现说明一下本发明实施例一器件结构通过调节所述第二周期排列结构的步进调节所述垂直沟道的密度从而提高所述垂直沟道的密度的理由说明如下：
首先说明一下现有结构的垂直沟道的密度，如图8a所示，是图2的单元区域的放大图；大括号201所示的宽度范围为一个超结单元的宽度也即超结单元的步进，现有器件的原胞的步进也和超结单元的相同。在一个大括号201的范围内包括了一个沟槽栅6，每个沟槽栅6的包括了两个侧面，每个侧面会形成一个垂直沟道，即会形成两个垂直沟道，如标记垂直沟道的位置如标记202所示，标记202的箭头线只是为了便于直观知道存在两个面的垂直沟道，垂直沟道实际是在沟槽栅6的侧面。
其次、如图8b所示，是图4的单元区域的放大图，大括号203所示区域的宽度为第一周期排列结构的步进，本发明实施例一器件结构中，第一周期排列结构包括一个浮空p型柱4a，故第一周期排列结构的步进是超结单元的步进的两倍。大括号204所示区域的宽度为第二周期排列结构的步进，第二周期排列结构的步进和第一周期排列结构的步进以及超结单元的步进都无关，是独立设置的。图8b中的w1表示所述第二周期排列结构的步进大小，w1在图5a中也有标示。一个所述第二周期排列结构的步进内也包括两个面的垂直沟道，垂直沟道的位置如标记205所示，2条标记205的线表示两个面的垂直沟道，垂直沟道的实际位置是在沟槽栅6的侧面。另外，沿超结结构的宽度方向上，由于垂直沟道仅位于n型柱3中，在p型柱4中不存在，故垂直沟道是分段式结构，图8b中的大括号206表示了对应的垂直沟道的段，在每一个所述第一周期排列结构的步进内的垂直沟道包括了2段，每一个所述第一周期排列结构的步进内的每个面的垂直沟道的宽度为两个段的垂直沟道的宽度和。
如果将面积相同的图8a和图8b中的沟道宽度分别归一化为一个面的沟道宽度并进行比较，则能够对沟道密度的大小进行比较。现在举一个带具体数值的实施例进行比较来说明：
所述p型柱4的宽度设置为5微米，n型柱3的宽度设置为6微米，n型柱3的电阻率2ohm·cm，p型柱4的掺杂浓度根据使p型柱4和n型柱3的电荷保持平衡的要求进行设置，栅氧化层2的厚度设置为800埃～1200埃；如图5a所示，所述p型阱7的结深为2微米～3微米，源区8的结深为0.2微米～0.5微米，接触区9的结深为0.3微米～1微米，所述源区8在沟槽栅6两边有0.5微米～1微米的宽度区域，所述接触孔11宽度0.2微米～0.5微米。这样一个导通管的步长即所述第二周期排列结构的步进w1为沟槽栅宽度+2倍源区宽度+接触孔宽度，该w1在1.6微米～2.5微米之间；这里w1中没有将接触孔11和源区8的叠加区域计入，计入后的w1更小。
如果以n+源区8域处于n型柱3的中心即图8b中大括号206所示的宽度为n型柱3的宽度的一半进行计算，那么一个俯视图上的面积为11微米×11微米的方块中，本发明实施例一器件的垂直沟道的宽度即归一化为一个面的垂直沟道时的宽度为：2×3×11/w1即6/w1×11微米。而图8a中，一个俯视图上的面积为11微米×11微米的方块的垂直沟道的宽度为：2×11微米。可知只要6/w1大于2即w1小于3微米，本发明实施例一器件的沟道密度就比现有结构要大，而上面给出的参数可知w1在1.6微米～2.5微米之间，故本发明实施例一器件的的沟道密度就比现有结构要大；而随着工艺的进步，w1可以做得更小，这样就能进一步的增加沟道密度。
由上可知，相同面积内的本发明实施例一器件的垂直沟道的宽度更大，且能通过缩小w1来增加垂直沟道的宽度，即本发明实施例一器件结构通过调节所述第二周期排列结构的步进调节所述垂直沟道的密度从而提高所述垂直沟道的密度。
所以本发明实施例一器件结构提高了器件的导通沟道的密度，降低了器件的比导通电阻。且上述的沟槽栅6的宽度，源区8的宽度，接触孔11的宽度，都不受p-n柱即n型柱3和p型柱4的交替排列结构的参数的影响，能够根据工艺能力进一步缩小，因此上述的沟道密度可以进一步提高。本发明实施例一器件通过提高导通沟道的密度，增加了器件的ciss等电容。
如图5c所示，本发明实施例一器件中浮空p型柱4a的区域中没有导通的沟道，因此cgd能大于现有，同时由于p型柱4a是浮空的，器件的cgd随vds的增加而减小的过程是缓慢的。在沟槽栅的密度增高时，该部分cgd的贡献会更大。
本发明实施例二沟槽栅超结器件：
如图6所示，是本发明实施例二沟槽栅超结器件的俯视示意图；本发明实施例二沟槽栅超结器件和本发明实施例一沟槽栅超结器件的区别之处为，本发明实施例二沟槽栅超结器件中：延伸到所述过渡区中的各所述浮空p型柱4a的顶部形成有由p+区组成的接触区9以及形成于该接触区9顶部且连接到所述源极的接触孔11b，即单独用标记11b标出的接触孔。形成有接触孔11b后，所述浮空p型柱4a的两端会连接到源极，但是位于电荷流动区的中间区域还是不会任何电极连接，故所述浮空p型柱4a为近似浮空的结构，这样的结构能够在保证crss缓慢变化的同时，利用所述浮空p型柱4a的两端和源极相连能够提高器件的电流耐量。
本发明实施例三沟槽栅超结器件：
如图7所示，是本发明实施例三沟槽栅超结器件的俯视示意图；本发明实施例三沟槽栅超结器件和本发明实施例一沟槽栅超结器件的区别之处为，本发明实施例三沟槽栅超结器件中：在所述过渡区的所述超结结构的表面形成有p型环7a，所述p型环7a顶部形成有由p+区组成的接触区9以及形成于该接触区9顶部且连接到所述源极的接触孔11c。所述p型环7a的掺杂浓度和所述p型阱7的掺杂浓度相同；或者，所述p型环7a的掺杂浓度和所述p型阱7的掺杂浓度不同，但所述p型环7a的掺杂浓度要大于所述p型柱4的掺杂浓度。本发明实施例三器件中，所述浮空p型柱4a为近似浮空的结构，这样的结构能够在保证crss缓慢变化的同时，利用所述浮空p型柱4a的两端和源极相连能够提高器件的电流耐量。
本发明实施例四沟槽栅超结器件：
本发明实施例四沟槽栅超结器件和本发明实施例一沟槽栅超结器件的区别之处为，本发明实施例四沟槽栅超结器件中：在沿所述超结结构的长度方向上，各行所述p型柱4具有分段结构，该分段结构为：对于每一行所述p型柱4，该行所述p型柱4的分成两段以上，两个相邻的所述p型柱4的段中一段具有所述接电极p型柱4的结构、另一段具有所述浮空p型柱4a的结构。这样能进一步优化器件的导通电阻，电容和电流耐量之间的关系，以满足不同的应用要求，便于器件的设计。
本发明实施例一沟槽栅超结器件的制造方法：
本发明实施例一沟槽栅超结器件的制造方法用于制造如图7所示的本发明实施例三器件，本发明实施例三器件除了所包括的所述p型环7a外其它结构都和本发明实施例一器件相同，所以还需请参考本发明实施例一器件所对应的图4至图5d所示结构，本发明实施例一沟槽栅超结器件的制造方法包括如下步骤：
步骤一、在所述电荷流动区中形成沟槽栅6，包括如下分步骤：
步骤11、提供n型外延层3，所述n型外延层3形成于n型的半导体衬底1表面，所述半导体衬底1为硅衬底，所述n型外延层3为硅外延层，后续的p型外延层4也为硅外延层。
所述n型外延层3中要求还未形成超结结构，采用光刻刻蚀工艺在所述n型外延层3表面形成栅极沟槽。所述栅极沟槽的光刻刻蚀工艺具体能采用如下步骤形成：在所述半导体衬底1上的n型外延层3表面淀积第一氧化硅膜，厚度2000埃～5000埃，之后通过光刻刻蚀第一氧化硅膜停止于硅表面即n型外延层3的表面，硅的刻蚀量小于500埃，除去光刻胶；再用第一氧化硅膜作为硬掩模，通过刻蚀形成所述栅极沟槽，之后去除第一氧化硅膜。
本发明实施例一方法中，还包括步骤：采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述n型外延层3表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层，利用所述n型外延层3中未形成所述超结结构的特点，所述牺牲氧化层的热氧化工艺的温度能够得到不受所述超结结构的限制的增加并将所述牺牲氧化层的热氧化工艺的温度增加到能使所述栅极沟槽的底角和顶角都实现良好圆化，从而改善器件的漏电特性并有利于器件应用到更高的工作电压中。
本发明实施例一方法中，所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。更佳选择为，所述牺牲氧化层的热氧化工艺的温度为1150℃。
步骤12、采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述n型外延层3表面形成栅氧化层2，利用所述n型外延层3中未形成所述超结结构的特点，所述栅氧化层2的热氧化工艺的温度能够得到不受所述超结结构的限制的增加并将所述栅氧化层2的热氧化工艺的温度增加到能使所述栅极沟槽的底角和顶角都实现圆化，从而改善器件的漏电特性并有利于器件应用到更高的工作电压中。
由上可知，本发明实施例一方法结合了所述牺牲氧化层和所述栅氧化层2的两步热氧化工艺实现对所述栅极沟槽的底角和顶角的良好圆化。
本发明实施例一方法中，所述栅氧化层2的热氧化工艺的温度为900℃～1100℃，所述栅氧化层2的厚度为800埃～1200埃。
步骤13、在所述栅极沟槽中填充多晶硅形成多晶硅栅6，该多晶硅栅6为所述沟槽栅6。
还包括形成p型阱7的步骤；所述p型阱7的结深小于等于所述栅极沟槽的深度，被所述多晶硅栅6侧面覆盖的所述p型阱7的表面用于形成沟道。
本发明实施例一方法中，所述p型阱7的形成步骤位于步骤一之后以及步骤二之前，能够防止所述p型阱7的热过程对所述超结结构的pn杂质的扩散的影响，利于调节器件的输入电容和输出电容特性。也即本发明实施例一方法能够采用充分的退火工艺对所述p型阱7的注入杂质进行推阱，能得到更大范围内的结深。
本发明实施例一方法所述p型阱7的注入区域采用光刻定义。所述p型阱7形成后的具体结构特征请参考前面描述的本发明实施例一的器件结构。
所述p型阱7注入之后需要进行高温推阱，本发明实施例一方法中，所述p型阱7的推阱的退火温度为1100℃～1200℃，时间为30分钟～180分钟，通过推阱使所述p型阱7达到需要的深度，通常2微米～4微米。
步骤二、形成所述超结结构，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在形成有所述沟槽栅6的所述n型外延层3中形成超结柱沟槽；在横向位置上，各所述超结柱沟槽位于相邻的两个所述栅极沟槽之间；各所述超结柱沟槽的深度大于各所述栅极沟槽的深度。
本发明实施例一方法中所述超结柱沟槽的光刻刻蚀工艺具体包括如下步骤：
淀积作为后续超结柱沟槽刻蚀的硬掩模介质膜，介质膜能为多层介质的叠层，如本发明实施例一方法中采用1000埃的第二氧化硅膜、3000埃的第三氮化硅膜和1微米后的第四氧化硅膜叠加形成。后通过光刻刻蚀，停止于硅表面，硅的刻蚀量要小于500埃。之后将光刻胶完全去除。
之后，以介质膜为硬掩模图形进行刻蚀形成所述超结柱沟槽。之后再进行一次牺牲氧化，并将第四氧化硅膜和第三氮化硅膜全去除。之后是进行后续的步骤22，在步骤22的cmp完成后需要将第二氧化硅膜去除。
步骤22、在所述超结柱沟槽中填充p型外延层4，外延填充后p型外延层4还延伸到所述超结柱沟槽的外部区域。之后，需要进行化学机械研磨(cmp)将所述超结柱沟槽外部区域的所述p型外延层4去除，剩下的所述p型外延层4将所述超结柱沟槽填充。由填充于所述超结柱沟槽中的所述p型外延层4组成p型柱4，由所述超结柱沟槽之间的所述n型外延层3组成n型柱3，由所述n型柱3和所述p型柱4交替排列形成所述超结结构；利用形成所述超结结构之前所述沟槽栅6已经形成的特点消除所述沟槽栅6形成过程中的热过程对所述超结结构的pn杂质的扩散的影响，使得所述超结结构的掺杂以及步进能独立调节并通过调节所述超结结的掺杂和步进来降低器件的比导通电阻。
采用光刻加离子注入工艺形成环绕所述电荷流动区的p型环7a。
本发明实施例一还包括如下正面工艺步骤：
步骤四、采用淀积和光刻刻蚀工艺形成场氧化膜(g-fieldoxide)的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。图6中仅示出了电荷流动区的剖面结构，未示意出终端区和过渡区的剖面结构。
步骤五、在所述电荷流动区的所述p型阱7表面形成n型重掺杂的源区8；
步骤六、形成层间膜10、接触孔11和正面金属层12，对所述正面金属层12进行图形化形成源极和栅极。其中，接触孔11需要穿过所述层间膜10和底部的源区8相接触，包括开孔和金属填充两步，本发明实施例一方法中在接触孔11的开孔工艺完成后金属填充之前包括进行p型重掺杂的注入形成体接触区9的步骤。
还包括如下背面工艺：
对所述半导体衬底1进行背面减薄。
在减薄后的所述半导体衬底1背面形成n型重掺杂的漏区；
形成背面金属层13，所述背面金属层13和所述漏区接触并作为器件的漏极。
所述沟槽栅超结器件的中间区域为电荷流动区，所述电荷流动区由步骤四中形成的所述场氧化膜的图形结构定义；终端区环绕于所述电荷流动区的外周；过渡区位于所述电荷流动区和所述终端区之间，所述过渡区通过上述步骤22中形成的所述p型环定义。
本发明实施例一方法中，由于栅极沟槽即置于超结柱沟槽之前，栅极沟槽内的牺牲氧化膜和栅氧化层2的成长中温度可以不考虑对p-n柱的扩散的影响，例如牺牲氧化膜选取1150℃～1175℃，厚度1000埃；栅氧化层2可以选取600埃的热氧化膜；本发明实施例一方法实现了对栅极沟槽的顶角和底角的圆化。
栅极沟槽的顶角和底角圆化处理后能降低器件的漏电，提高器件的可靠性。
另外，本发明实施例一方法中由于p型阱7的工艺是在超结柱沟槽沟槽之前，其热过程温度和时间可以不考虑对p-n柱的扩散的影响，因此可以使p型阱7深度达到2微米～4微米的深度。阱区7的结深容易调节，有利于调节器件的输入电容和输出电容特性。
本发明实施例一方法形成的器件的具体结构请参考本发明实施例四器件中的描述。
本发明实施例二沟槽栅超结器件的制造方法：
本发明实施例二沟槽栅超结器件的制造方法用于制造如图7所示的本发明实施例三器件，本发明实施例三器件除了所包括的所述p型环7a外其它结构都和本发明实施例一器件相同，所以还需请参考本发明实施例一器件所对应的图4至图5d所示结构，本发明实施例二沟槽栅超结器件的制造方法包括如下步骤：
步骤一、形成所述超结结构，包括如下分步骤：
步骤11、采用光刻刻蚀工艺在形成有所述沟槽栅6的所述n型外延层3中形成超结柱沟槽。
本发明实施例二方法中所述超结柱沟槽的光刻刻蚀工艺具体包括如下步骤：
淀积介质膜，介质膜作为后续超结柱沟槽刻蚀的硬掩模，介质膜能为多层介质的叠层，如本发明实施例二方法中采用1000埃的第二氧化硅膜、3000埃的第三氮化硅膜和1微米后的第四氧化硅膜叠加形成。后通过光刻刻蚀，停止于硅表面，硅的刻蚀量要小于500埃。之后将光刻胶完全去除。
之后，以介质膜为硬掩模图形进行刻蚀形成所述超结柱沟槽。之后再进行一次牺牲氧化，并将第四氧化硅膜和第三氮化硅膜全去除。之后是进行后续的步骤22，在步骤22的cmp完成后需要将第二氧化硅膜去除。
步骤12、在所述超结柱沟槽中填充p型外延层4，外延填充后p型外延层4还延伸到所述超结柱沟槽的外部区域。之后，需要进行化学机械研磨将所述超结柱沟槽外部区域的所述p型外延层4去除，剩下的所述p型外延层4将所述超结柱沟槽填充。由填充于所述超结柱沟槽中的所述p型外延层4组成p型柱4，由所述超结柱沟槽之间的所述n型外延层3组成n型柱3，由所述n型柱3和所述p型柱4交替排列形成所述超结结构。
步骤二、采用光刻加离子注入工艺形成环绕所述电荷流动区的p型环7a，之后将光刻胶去除；之后在所述电荷流动区中形成沟槽栅6，包括如下分步骤：
步骤21、采用光刻刻蚀工艺在所述第一外延层表面形成栅极沟槽；所述栅极沟槽的深度小于所述超结柱沟槽的深度。
所述栅极沟槽的光刻刻蚀工艺具体能采用如下步骤形成：在所述半导体衬底1上的n型外延层3表面淀积第一氧化硅膜，厚度2000埃～5000埃，之后通过光刻刻蚀第一氧化硅膜停止于硅表面即n型外延层3的表面，硅的刻蚀量小于500埃，除去光刻胶；再用第一氧化硅膜作为硬掩模，通过刻蚀形成所述栅极沟槽，之后去除第一氧化硅膜。
采用热氧化工艺在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述n型外延层3表面形成牺牲氧化层，之后采用湿法刻蚀工艺去除所述牺牲氧化层。所述牺牲氧化层的热氧化工艺的温度为1100℃～1150℃，所述牺牲氧化层的厚度为500埃～4000埃。更佳选择为，所述牺牲氧化层的热氧化工艺的温度为1150℃。
步骤22、在所述栅极沟槽的底部表面和侧面以及所述栅极沟槽外的所述第一外延层表面形成栅氧化层2。所述栅氧化层2的热氧化工艺的温度为900℃～1100℃，所述栅氧化层2的厚度为800埃～1200埃。
步骤23、在所述栅极沟槽中填充多晶硅形成多晶硅栅6，该多晶硅栅6为所述沟槽栅6。
步骤三、采用淀积和光刻刻蚀工艺形成场氧化膜的图形结构，图形化的所述场氧化膜将电荷流动区打开，将终端区或者终端区加过渡区覆盖。
步骤四、形成p型阱7；所述p型阱7的结深小于等于所述栅极沟槽的深度。所述p型阱7注入之后需要进行高温推阱，所述p型阱7的推阱的退火温度为1100℃～1200℃，时间为30分钟～180分钟，通过推阱使所述p型阱7达到需要的深度，通常2微米～4微米。
步骤五、在所述电荷流动区的所述p型阱7表面形成n型重掺杂的源区8。
步骤六、形成层间膜10、接触孔11和正面金属层12，对所述正面金属层12进行图形化形成源极和栅极。
还包括如下背面工艺：
对所述半导体衬底1进行背面减薄。
在减薄后的所述半导体衬底1背面形成n型重掺杂的漏区；
形成背面金属层13，所述背面金属层13和所述漏区接触并作为器件的漏极。
所述沟槽栅超结器件的中间区域为电荷流动区，所述电荷流动区由步骤三中形成的所述场氧化膜的图形结构定义；终端区环绕于所述电荷流动区的外周；过渡区位于所述电荷流动区和所述终端区之间，所述过渡区通过上述步骤二中形成的所述p型环7a定义。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。