半导体装置的制作方法

本发明实施例涉及一种半导体装置。

背景技术：

半导体集成电路(ic)产业已经历快速成长。在ic演进过程中，功能密度(每晶片区域的互连器件的数目)已大体增加，同时几何图形大小(即，可使用制造过程产生的最小组件(或线路))已减少。除提供优势以外，此缩小处理已增加处理以及制作ic的复杂度。

技术实现要素：

根据本发明的一些实施例，一种半导体装置包含层间介电结构与层间介电结构上的互连层。层间介电结构包含：第一接触件，延伸穿过层间介电结构，电连接到位于层间介电结构下面的楼板结构中的对应第一组件；至少一个第二组件，位于层间介电结构内且与层间介电结构的表面在垂直于层间介电结构的平面的方向上间隔一定距离，所述距离小于层间介电结构的厚度；以及第二接触件，直接接触至少一个第二组件的对应第一区域。互连层包含：第一金属化片段，直接接触第一接触件中的对应者；以及第二金属化片段，位于至少一个第二组件的第二区域上方，第二金属化片段的宽度小于第一金属化片段的宽度。

附图说明

当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，根据行业中的标准实践，各种特征未按比例绘制。此外，为了论述清楚起见，可以任意增大或减小各种特征的尺寸。

图1a为对应于制作根据本发明的至少一个实施例的半导体装置中的阶段的中间结构的横截面；

图1b为根据本发明的至少一个实施例的图1a的横截面的一部分的放大视图；

图1c为根据本发明的至少一个实施例的图1a到图1b(其中图1a为沿图1c中的截面线ia-ia截得的横截面)的半导体装置的平面视图；

图2a为对应于制作根据本发明的至少一个实施例的半导体装置中的阶段的中间结构的横截面；

图2b为根据本发明的至少一个实施例的图2a的一部分的横截面的一部分的放大视图；

图2c为根据本发明的至少一个实施例的图2a到图2b(其中图2a为沿图2c中的截面线iia-iia截得的横截面)的半导体装置的平面视图；

图3a到图3f为根据本发明的至少一个实施例的各个阶段处的半导体装置的互连层的横截面；

图4为根据本发明的至少一个实施例的制作半导体装置的互连层的方法的流程图；

图5为根据本发明的至少一个实施例的制作半导体装置的互连层的方法的流程图。

具体实施方式

以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件以及布置的具体实例以简化本公开内容。当然，这些组件和布置仅为实例且并不意欲为限制性的。举例来说，在以下描述中，第一特征在第二特征上方或第二特征上的形成可包含第一特征和第二特征直接接触地形成的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成使得第一特征和第二特征可不直接接触的实施例。另外，本发明可以在各种实例中重复参考标号和/或字母。此重复是出于简单性和清晰性的目的，且本身并不指定所论述的各种实施例和/或配置之间的关系。

此外，为易于描述，空间相对术语(例如“在…下方”、“在…以下”、“低于”、“在…上方”、“上部”及类似者)可用于本文中以描述如图式中所说明的一个元件或特征与其它或构件的关系。除图式中所描绘的定向之外，空间相对术语意图涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可以相应地进行解释。术语“掩模”、“光刻掩模”、光掩模以及光罩用于指同一项目。

本发明涉及使用金属线路形成技术以控制给定互连层的线路片段的各种厚度(在垂直/堆叠方向上)，以便降低所选区域中的介电击穿的风险。更确切地说，在半导体装置的区域包含在垂直/堆叠方向上与未电连接到导电结构的一个或大于一个覆盖和/或下层金属线路片段分离的传导结构的情况下，本发明大体上涉及使用金属线路形成技术以用多个对应地较薄以及更较的线段更换给定的较粗以及较宽的线路片段，以便增大垂直分离距离以及从而降低介电击穿的风险。

图1a为对应于制作根据本发明的至少一个实施例的半导体装置中的阶段的中间结构100的横截面。

图1b为根据本发明的至少一个实施例的图1a的横截面的部分148的放大视图。部分148的组件的描绘中的间断通过锯齿状形状150表示。

图1c为根据本发明的至少一个实施例的图1a到图1b(其中图1a为沿截面线ia-ia截得的横截面)的半导体装置的平面视图。中间结构100的组件的描绘中的间断通过锯齿状形状152、154以及156表示。

参照图1a，中间结构100布置为结构堆叠，所述结构堆叠包含：“第一楼板”结构1f；“第二楼板”结构2f，形成于第一楼板结构1f上；以及互连层128，形成于第二楼板结构2f上。在一些实施例中，中间结构100形成于衬底(图式中未绘示)上。在一些实施例中，所述衬底为半导体。在一些实施例中，半导体衬底为硅、锗化硅或砷化镓。在一些实施例中，衬底为绝缘层上有硅(silicononinsulator；soi)结构或绝缘层上有锗(germaniumoninsulator；geoi)结构。

第一楼板结构1f包含：以浅沟槽隔离(shallowtrenchisolation；sti)区域102为界的相对轻掺杂半导体区域108；以及形成于浅沟槽隔离区域102以及区域108上的第一层间介电结构(ild0)104。相对重掺杂源极/漏极区域106a以及106b形成于区域108内且在其上方延伸(到ild0104中)。表示栅极110b的导电插塞形成于区域108上(且在ild0104中)且在源极/漏极区域106a与106b之间。区域108、源极/漏极区域106a以及106b与栅极110b一起形成晶体管。源极/漏极区域106a以及106b为第一组件的实例。如本文中所使用，第一组件为其中组件的至少大部分位于ild结构外部的一者。

在一些实施例中，晶体管为mosfet。在一些实施例中，晶体管为n型mosfet(nmosfet)，所述晶体管的源极/漏极区域106a以及106b用一种或大于一种n型掺杂剂进行相对重掺杂且区域108用一种或大于一种n型掺杂剂进行相对轻掺杂，使得在源极/漏极区域106a与106b之间的区域108的部分中诱发n型沟道。在一些实施例中，晶体管为p型mosfet(或pmosfet)，所述晶体管的源极/漏极区域106a以及106b用一种或大于一种p型掺杂剂进行相对重掺杂且区域108用一种或大于一种p型掺杂剂进行相对轻掺杂，使得在源极/漏极区域106a与106b之间的区域108的部分中诱发p型沟道。在一些实施例中，栅极110b为金属栅极。在一些实施例中，源极/漏极区域106a以及106b为相对重掺杂外延生长硅。

第一楼板结构1f进一步包含：导电插塞110a，位于ild0104中且部分在与栅极110b相对的源极/汲极区域106a的一侧上的区域108上；以及导电插塞110c，位于ild0104中且部分在与栅极110b相对的源极/汲极区域106b的一侧上的区域108上。

第一楼板结构1f又进一步包含：硬掩模112，位于ild0104中且形成于栅极110b上；导电插塞114a以及导电插塞114b，位于ild0104中且对应地形成于导电源极/漏极区域106a以及导电源极/漏极区域106b上；以及导电插塞116a以及导电插塞116b，位于ild0104中且对应地形成于导电插塞110a以及导电插塞110c上。

在一些实施例中，栅极110b以及导电插塞110a与导电插塞110c由金属构成。在一些实施例中，栅极110b以及导电插塞110a与导电插塞110c由同一金属构成。在一些实施例中，ild0104为氮化硅。在一些实施例中，ild0104由氮化硅(si3n4)构成。

第二楼板结构2f包含：蚀刻终止层(etchstoplayer；esl)118；以及形成于蚀刻终止层118上的第二层间介电结构(ild1)120。在ild1120与互连层128之间存在介面130。延伸穿过ild1120的结构包含：对应地形成于导电插塞116a、导电插塞114a、导电插塞114b以及导电插塞116b上的导电插塞122c、导电插塞122a、导电插塞122b以及导电插塞122d。导电插塞122a以及导电插塞122b延伸穿过ild1120，且经由对应导电插塞114a以及导电插塞114b电连接到对应第一组件，即源极/漏极区域106a以及106b。

在一些实施例中，导电插塞122c、122a、122b以及122d由金属构成。在一些实施例中，导电插塞122c、122a、122b以及122d由同一金属构成。在一些实施例中，ild1120为氮化硅。在一些实施例中，ild1120由氮化硅(si3n4)构成。

形成于ild1120内的结构进一步包括：介电层124；导电板126，形成于介电层124上；以及导电插塞122e以及122f，形成于导电板126的区域上且延伸到介面130。

参照图1b，介电层124以及导电板126位于ild1120的中间区域中。在一些实施例中，将水平方向定义为与ild1120的平面平行，使得：ild1120的厚度(在垂直/堆叠方向上)为dild1；导电板126的上表面位于距离介面130的间隙距离dg处(在垂直/堆叠方向上)；且dg<dild1。导电板126为第二组件的实例。如本文中所使用，第二组件为一组件，其大部分(即使非全部)封装于层间介电结构内。导电插塞122e(图1c)以及122f从介面130朝下延伸，以便直接接触第二组件的对应第一区域，即导电板126。

在一些实施例中，导电板126为高电阻组件。在一些实施例中，导电板126为电阻器。在一些实施例中，导电板126由氮化钛构成。在一些实施例中，导电板126包含多个导电层。关于制作导电板126的更多细节见于2014年7月31日公布的美国预授权专利公开案第20140210014号(以下简称“pgpub'014”)以及2015年6月25日公布的美国预授权专利公开案第20150179573号(以下简称“pgpub'573”)，上述公开案中的每一者的全部在此通过引用并入。

互连层128包含介电层134，其中形成有常规线路片段s0136a、136b、136c、136e以及136f。常规线路片段s0136a、136b、136c、136e以及136f对应地形成于导电插塞122a、122b、122c、122e以及122f上。线路片段s0136a经由导电插塞122a以及114a电连接到源极/漏极区域106a。在一些实施例中，常规线路片段s0136a、136b、136c、136e以及136f的厚度与介电层134的厚度(在垂直/堆叠方向上)相同。在一些实施例中，常规线路片段s0136a、136b、136c、136e以及136f分别具有相同宽度(在水平方向上)。

线路片段s0136b经由导电插塞122b以及114b电连接到源极/漏极区域106b。线路片段s0136c电连接到导电插塞122c、116a以及110a。然而，导电插塞110a电连接到导电插塞116a且未电连接到区域108中的对应导电结构(例如，并未电连接到源极/漏极区域106a)，使得包含导电插塞122c、116a以及110a的导电路径被视为“虚设(dummy)”导电路径。线路片段s0136d电连接到导电插塞122d、116b以及110c。然而，导电插塞122b电连接到导电插塞116b且未电连接到区域108中的对应导电结构(例如，并未电连接到源极/漏极区域106b)，使得包含导电插塞122d、116b以及110c的导电路径被视为“虚设”导电路径。

常规线路片段s0136e通过导电插塞122e(图1c)电连接到导电板126。常规线路片段s0136f通过导电插塞122f电连接到导电板126。因而，常规线路片段s0136e以及136f表示第一导电路径的部分。

互连层128进一步包含m个较小线路片段s0'的集合(set)，其中每一较小线路片段s0'比常规线路片段s0更薄且更窄，且其中m为整数且2≤m。如图1a到图1c中所绘示，m＝4。在一些实施例中，m采用其它整数值。在一些实施例中，每一常规线路片段s0的宽度约为每一较小线路片段s0'的宽度的四倍，使得：较小线路片段s0'的给定集合包含四个较小线路片段s0'且ws0≈4×ws0'，其中ws0为常规线路片段s0的宽度且其中ws0'为较小线路片段s0'的宽度。在一些实施例中，常规线段片段s0136a、136b、136c、136e以及136f中的一些或全部比介电层134的厚度更薄，即使常规线段片段s0136a、136b、136c、136e以及136f中的最薄者还厚于较小线路片段s0'中的最厚者。在一些实施例中，常规线段片段s0136a、136b、136c、136e以及136f中的一些或全部具有不同宽度，即使常规线段片段s0136a、136b、136c、136e以及136f中的最窄者还宽于较小线路片段s0'中的最宽者。

在一些实施例中，对于每一较小线路片段s0'，较小线路片段s0'的厚度/高度(hs0')与较小线路片段s0'的宽度(ws0')的关系如下：

hs0'∝1/ws0'

更确切地说，厚度/高度hs0'与宽度ws0的关系如下：

hs0'＝β*ws0'

其中β为正实数，且其中(≈1.5)≤β≤(≈2.0)。

为简单说明起见，四个较小线路片段s0'的三个集合在图1c中绘示为形成于常规线路片段s0136e与136f之间，其中：第一集合140包含较小线路片段s0'140a、140b、140c以及140d；第二集合142包含较小线路片段s0'142a、142b、142c以及142d；且第三集合144包含较小线路片段s0'144a、144b、144c以及144d。在一些实施例中，比四个更多或更少的较小线路片段s0'在较小线路片段的集合中的一些或全部中。在一些实施例中，其它数目的较小线路片段的集合形成于常规线路片段s0136e与136f之间。在一些实施例中，较小线路片段s0'的至少一个其它集合146形成于常规线路片段s0136f与136c之间，其包含较小线路片段s0'146a、146b、146c以及146d。在一些实施例中，较小线路片段s0'138a、138b、138c以及138d的至少一个其它集合138形成于常规线路片段s0136e的一侧，该侧相对于其上配置有较小线路片段s0'140a、140b、140c以及140d的第一集合140的一侧。

在一些实施例中，在较小线路片段s0'的给定集合内，较小线路片段s0'成员中的每一者表示同一导电路径，例如，在较小线路片段集合144内，较小线路片段s0'144a、144b、144c以及144d表示同一导电路径。在一些实施例中，较小线路片段s0'的集合138、140、142、144以及146中的每一者表示与包含常规线路片段s0136e以及136f的第一导电路径不同的导电路径。在一些实施例中，较小线路片段s0'的集合138、140、142、144以及146对应地表示第二至第六导电路径，其彼此不同且不同于包含常规线路片段s0136e以及136f的第一导电路径。

如果常规线路片段s0的实例替换集合138、140、142、144以及146中的每一者，那么由于间隙距离dg不足以防止此常规线路片段s0以及导电板126之间的介电击穿，区域132将处于介电击穿的风险(例如，短路)。然而，由于较小线路片段s0'138a到138d、140a到140d、142a到142d、144a到144d以及146a到146d中的每一者的宽度比常规片段s0的实例更窄且厚度又更薄，因此在较小线路片段s0'138a到138d、140a到140d、142a到142d、144a到144d以及146a到146d的底部表面与ild1120的顶部表面之间存在额外距离de。较小线路片段s0'中的给定者下面的介电层134的部分的厚度(等于额外距离de)加ild1120的厚度(等于间隙距离dg)的总合为足以降低给定较小线路片段s0'与导电板126之间的介电击穿的安全距离ds。在一些实施例中，距离ds足以消除介电击穿。

可替代地，如果使用常规线路片段s0的实例替换集合138、140、142、144以及146中的一者或大于一者(但不是全部)，那么由于等于对应区域中的间隙距离dg的ild1120的厚度不足以防止介电击穿，区域132的对应区域(其中已使用较小线路片段s0'的集合替换常规线路片段s0)将处于介电击穿的风险(例如，短路)。然而，由于对应较小线路片段s0'138a到138d、140a到140d、142a到142d、144a到144d以及146a到146d中的一者或大于一者(但不是全部)中的每一者的宽度窄于常规片段s0的实例且厚度也更薄，在对应较小线路片段s0'138a到138d、140a到140d、142a到142d、144a到144d以及146a到146d的底部表面与ild1120的顶部表面之间存在额外距离de。因此，较小线路片段s0'中的给定者下面的介电层134的部分的厚度(等于额外距离de)加ild1120的厚度(等于间隙距离dg)的总合为足以降低对应区域中的介电击穿的安全距离ds。在一些实施例中，距离ds足以消除对应区域中的介电击穿。

图2a为根据本发明的至少一个实施例的半导体装置的制作中的阶段的横截面。

图2b为根据本发明的至少一个实施例的图2a的横截面的部分248的放大视图。部分248的组件的描绘中的间断被称为标号250。

图2c为根据本发明的至少一个实施例的图2a到图2b(其中图2a为沿图2c中的截面线iia-iia截得的横截面)的半导体装置的平面视图。结构200的组件的描绘中的间断通过锯齿状形状252、254以及256表示。

图2a到图2c类似于图1a到图1c。图2a到图2c中的参考标号对应于图1a到图1c中的参考标号，但分别增加了100。结构200包括第一层间介电结构204、导电插塞210a、栅极210b、导电插塞210c、硬掩模212、导电插塞216a、导电插塞216b、蚀刻终止层218、导电插塞222c、导电插塞222d、介电层224、线路片段s0236a、236b、236c、236d。出于描绘简洁起见，此论述将集中于图2a到图2c以及图1a到图1c之间的差异。举例来说，图1a到图1c中已经描绘导电插塞122f，因此未描述图2a到图2c中的对应导电插塞222f。

更确切地说，图2a到图2c包含互连层228而非互连层128(图1a到图1c)。因此，图2a到图2c进一步包括ild1220与互连层228之间的介面230而非ild1120与互连层128(图1a到图1c)之间的介面130。

互连层228进一步包含n个较小线路片段s0”的集合，其中每一较小线路片段s0”比常规线路片段s0的厚度更薄且宽度更窄，且其中n为整数且2≤m。如图2a到图2c中所绘示，n＝3。在一些实施例中，n采用其它整数值。相反地，图1a到图1c中所绘示的较小线路片段s0'的每一集合包含m个较小线路片段，其中将m表示为m＝4。

在一些实施例中，每一常规线路片段s0的宽度约为每一较小线路片段s0”的宽度的三倍，使得：较小线路片段s0”的给定集合包含三个较小线路片段s0”；且ws0≈3×ws0”，其中ws0为常规线路片段s0的宽度且其中ws0”为较小线路片段s0”的宽度。

在一些实施例中，对于每一较小线路片段s0”，较小线路片段s0”的厚度/高度(hs0”)与较小线路片段s0”的宽度(ws0”)的关系如下：

hs0”∝1/ws0”

更确切地说，厚度/高度hs0”与宽度ws0”的关系如下：

hs0”＝β*ws0”

其中β为正实数，且其中(≈1.5)≤β≤(≈2.0)。

为简单说明起见，三个较小线路片段s0”的三个集合在图2a到图2c中绘示为形成于常规线路片段s0236e与236f之间，其中：第一集合240包含较小线路片段s0”240a、240b以及240c；第二集合242包含较小线路片段s0”242a、242b以及242c；且第三集合244包含较小线路片段s0”244a、244b以及244c。在一些实施例中，比三个更多或更少的较小线路片段s0”为较小线路片段的集合中的一些或全部。在一些实施例中，其它数目的较小线路片段的集合形成于常规线路片段s0236e与236f之间。在一些实施例中，较小线路片段s0”的至少一个其它集合246形成于常规线路片段s0236f与236c之间，包含较小线路片段s0”246a、246b以及246c。在一些实施例中，较小线路片段s0”238a、238b以及238c的至少一个其它集合238形成于常规线路片段s0236e的一侧，该侧相对于较小线路片段s0”240a、240b以及240c的第一集合240位于其上的一侧。

在一些实施例中，在较小线路片段s0”的给定集合内，较小线路片段s0”成员中的每一者表示同一导电路径，例如，在较小线路片段集合244内，较小线路片段s0”244a、244b以及244c中的每一者表示同一导电路径。在一些实施例中，较小线路片段s0”的集合238、240、242、244以及246表示至少一个导电路径，其与包含常规线路片段s0236e以及236f的第一导电路径不同。在一些实施例中，较小线路片段s0”的集合238、240、242、244以及246对应地表示第二至第六导电路径，其彼此不同且不同于包含常规线路片段s0236e以及236f的第一导电路径。

如果常规线路片段s0的实例替换集合238、240、242、244以及246中的每一者，那么由于间隙距离dg不足以防止此常规线路片段s0与导电板226之间的介电击穿，区域232将处于介电击穿的风险(例如，短路)。然而，由于较小线路片段s0”238a到238c、240a到240c、242a到242c、244a到244c以及246a到246c中的每一者的宽度窄于常规片段s0的实例且厚度也更薄，在较小线路片段s0”238a到238c、240a到240c、242a到242c、244a到244c以及246a到246c的底部表面与ild1220的顶部表面之间存在额外距离de'。较小线路片段s”中的给定者下面的介电层234的部分的厚度(等于额外距离de')加ild1220的厚度(等于间隙距离dg)的总合为足以降低介电击穿的安全距离ds'。在一些实施例中，距离ds'足以消除介电击穿。

可替代地，如果使用常规线路片段s0的实例替换集合238、240、242、244以及246中的一者或大于一者(但不是全部)，那么由于等于对应区域中的间隙距离dg的ild1220的厚度不足以防止介电击穿，区域232的对应区域(其中常规线路片段s0已经由较小线路片段s0”的集合替换)将处于介电击穿的风险(例如，短路)。然而，由于对应较小线路片段s0”238a到238c、240a到240c、242a到242c、244a到244c以及246a到246c中的一者或大于一者(但不是全部)的每一者的宽度窄于常规片段s0的实例且厚度也更薄，在对应较小线路片段s0”238a到238c、240a到240c、242a到242c、244a到244c以及246a到246c的底部表面与ild1220的顶部表面之间存在额外距离de'。因此，较小线路片段s0”中的给定者下面的介电层234的部分的厚度(等于额外距离de')加ild1220的厚度(等于间隙距离dg)的总合为足以降低对应区域中的介电击穿的安全距离ds'。在一些实施例中，距离ds'足以消除对应区域中的介电击穿。

在图2c中，ild1220的一部分被称为子结构200f。类似子结构300f绘示在图3f中。

图3a到图3f为根据本发明的至少一个实施例的制作的各个阶段处的半导体装置的互连层的横截面。

图3a到图3f类似于图2a到图2c的部分。图3a到图3f中的参考标号对应于图2a到图2c中的参考标号，但增加了100。出于描述描绘简洁起见，此论述将集中于图3a到图3f以及图2a到图2c之间的差异。更确切地说，图3a到图3f对应于子结构300f(图3f)的制作中的各个阶段，其中子结构300f包含ild1320的一部分以及互连层328的一部分。互连层328类似于图2b到图2c的互连层228，且子结构300f(图3f)类似于图2a到图2c的互连层228的子结构200f。

图3a为根据实施例的子结构300f的初期形式(inchoateversion)300a的横截面。初期形式是指尚未完成或完全发展的形式。互连层328形成(图3b到图3f)于ild1320上。在一些实施例中，互连层328使用镶嵌技术形成。初期形式300a包含蚀刻终止层318、介电层324、导电板326。

图3b为根据实施例的子结构300f的初期形式300b的横截面。介电层334沉积于ild1320上。随后，对介电层334进行光刻处理。在一些实施例中，负型光刻胶材料层形成于介电层334上。在一些实施例中，光刻胶材料使用旋涂形成。在一些实施例中，光刻胶层经软烘焙且随后使用掩模曝光(例如，深度紫外辐射(deepultraviolet；duv)光)。在一些实施例中，对经曝光光刻胶层进行曝光后烘焙(post-exposurebaking；peb)、显影以及硬焙烤，从而移除光刻胶层的未曝光部分。因此，光刻胶层的曝光部分360作为蚀刻掩模特征保留在介电层334上且介电层334的区域335以及337暴露，从而产生子结构300f的初期形式300b，所述初期形式包含ild1320与互连层328之间的介面330。取决于技术结点，在一些实施例中，多掩蔽技术(例如双掩蔽技术)用于实现光刻胶层的其余部分360。

如同互连层228，互连层328包含较小线路片段s0”的集合，其中每一较小线路片段s0”比常规线路片段s0的厚度更薄且宽度更窄。更确切地说，(且，再次地，如同互连层228)，互连层328中的较小线路片段s0”的每一集合包含三个线路片段s0”。因此，掩模中对应于较小线路片段s0”的每一开口比对应于常规掩模片段s0的开口更窄。在一些实施例中，常规开口(对应于常规线路片段s0)的宽度ws0约为较窄开口(对应于较小线路片段s0”)的宽度ws0”的三倍，使得ws0≈3×ws0”。

图3c为根据实施例的子结构300f的初期形式300c的横截面。在一些实施例中，随后使用选择性地调整的蚀刻剂对掩模特征以及介电层334的暴露部分进行蚀刻，以移除形成介电层334的材料而非移除蚀刻掩模特征的材料，从而生成介电层334'。由于较窄开口的宽度比常规开口的宽度更窄，与对应于常规开口的区域相比，一个刻蚀工艺足以移除更小量的对应于较窄开口的区域中的介电层334。因此，凹槽335'比凹槽337'更宽，且凹槽335'比凹槽337'更深。最后(参见图3f，下文所论述)，深度更浅的凹槽337'将产生较小线路片段s0”338a到338c、340a到340c、342a到342c、344a到344c以及346a到346c(图3f)的底部表面与ild1320的顶部表面之间的距离de'。

在一些实施例中，刻蚀工艺为湿式蚀刻、干式蚀刻或其组合。此蚀刻在暴露接触件插塞322e以及322f的介电层334'中产生凹槽335'。凹槽335'为暴露第一接触件(即接触件插塞322e以及322f)的第一凹槽的实例。此蚀刻也在介电层334'中产生凹槽337'。凹槽337'为不暴露ild1320的对应下层区域的第二凹槽的实例。因此，子结构300f的初期形式300c形成。

图3d为根据实施例的子结构300f的初期形式300d的横截面。从介电层334'移除光刻胶层的曝光部分360。在一些实施例中，光刻胶层的曝光部分360使用适合的工艺(例如湿式剥离或等离子灰化)移除。因此，子结构300f的初期形式300d形成。

图3e为根据实施例的子结构300f的初期形式300e的横截面。导电材料层362形成于介电层334'上。确切地说，用导电材料填充介电层334'的凹槽335'以及337'。在一些实施例中，导电材料层362为金属。在一些实施例中，导电材料层362为铝、铜或钨。在一些实施例中，导电材料层362可由多个导电材料子层形成。随后，移除导电材料层362的一部分。在一些实施例中，使用化学机械抛光(chemicalmechanicalpolishing；cmp)移除导电材料层362的一部分，从而产生图3f的子结构300f。在一些实施例中，cmp产生大致平坦表面。关于制作互连层328的更多细节可见于2008年4月8日准予/发布的美国专利第7354856号以及2011年12月准予/发布的美国专利第6329234号，所述专利中的每一者的全部在此通过引用并入。

图3f为根据实施例的子结构300f的横截面。互连层328类似于互连层228且子结构300f类似于图2a到图2c的互连层228的子结构200f。互连层328包含常规线路片段s0336e以及336f，以及较小线路片段s0”338a、338b和338c(338a到338c布置为第一集合)，340a、340b和340c(340a到340c布置为第二集合)，342a、342b和342c(342a到342c布置为第三集合)，344a、344b和344c(344a到344c布置成第四集合)以及346a、346b和346c(346a到346c布置为第五集合)。图3f中示出距离de”、距离ds”、距离dg、厚度dild1。第二集合(其包含较小线路片段s0”340a、340b和340c)、第三集合(其包含较小线路片段s0'342a、342b和342c)以及第四集合(其包含较小线路片段s0”344a、344b和344c)形成于常规线路片段s0336e与336f之间。第一集合(其包含较小线路片段s0”338a、338b以及338c)形成于常规线路片段s0336e的一侧，该侧相对于第二集合(其包含较小线路片段s0”340a、340b以及340c)位于其上的一侧。第五集合(其包含较小线路片段s0”346a、346b和346c)形成于常规线路片段s0336f的一侧，该侧相对于第四集合(其包含较小线路片段s0”344a、344b和344c)位于其上的一侧。

在一些实施例中，比三个更多或更少的较小线路片段s0”为较小线路片段的集合中的一些或全部。在一些实施例中，其它数目的较小线路片段的集合形成于常规线路片段s0336e与336f之间。在一些实施例中，比三个更多或更少的较小线路片段s0”为较小线路片段的集合中的一些或全部。在一些实施例中，其它数目的较小线路片段s0”的集合形成于常规线路片段s0336f的一侧，该侧相对于第四集合(其包含较小线路片段s0”344a、344b和344c)位于其上的一侧。在一些实施例中，其它数目的较小线路片段s0”的集合形成于常规线路片段s0336e的一侧，该侧相对于第二集合(其包含较小线路片段s0”340a、340b以及340c)位于其上的一侧。

在一些实施例中，在较小线路片段s0”的给定集合内，较小线路片段s0”成员中的每一者表示同一导电路径，例如，在第四集合(其包含较小线路片段s0”344a、344b以及344c)内，较小线路片段s0”344a、344b以及344c中的每一者表示同一导电路径。在一些实施例中，较小线路片段s0”的第一到第五集合表示至少一个导电路径，其与包含常规线路片段s0336e以及336f的第一导电路径不同。在一些实施例中，较小线路片段s0”的第一到第五集合对应地表示第二至第六导电路径，其彼此不同以及不同于包含常规线路片段s0336e以及336f的第一导电路径。

在一些实施例中，制作子结构300f'(未绘示)的各个阶段类似于子结构300f(图3f)，且适于图1b到图1c的互连层128。因此，制作子结构300f'(未绘示)的各个阶段通过采用图3a到图3f的步骤来理解。此子结构300f'(未绘示)包含ild1320的一部分以及互连层328'(未绘示)的一部分。互连层328'(未绘示)的部分类似于互连层328且又对应于互连层128。

如同互连层128，互连层328'包含较小线路片段s0'的集合，其中每一较小线路片段s0'比常规线路片段s0的厚度更薄且宽度更窄。更确切地说(且，如同互连层128)，互连层328'中的较小线路片段s0'的每一集合包含四个线路片段s0'。因此，掩模中对应于较小线路片段s0'的每一开口比对应于常规掩模片段s0的开口更窄。在一些实施例中，常规开口(对应于常规线路片段s0)的宽度ws0约为较窄开口(对应于较小线路片段s0')的宽度ws0'的四倍，使得ws0≈4×ws0'。

图4为根据本发明的至少一个实施例的制作半导体装置的互连层的方法400的流程图。

应理解，已经简化图4以更好地理解本发明的概念。因此，应注意，额外工艺可设置在图4的方法之前、期间以及之后，且本文中仅可简单地描述一些其它工艺。

在方块402处，互连层(例如，互连层128或228)形成于层间介电(inter-layerdielectric；ild)结构(例如，ild1120或ild1220)的表面上。在一些实施例中，ild结构包含：第一接触件(例如，导电插塞122a以及122b或222a以及222b)，延伸穿过ild结构，电连接到半导体装置的对应第一组件(例如，源极/漏极区域106a以及106b或206a以及206b)；半导体装置的至少一个第二组件(例如，导电板126或226)；以及第二接触件(例如，导电插塞122e以及122f或222e以及222f)，直接接触至少一个第二组件的对应第一区域。在一些实施例中，ild结构的表面与至少一个第二组件之间的间距(例如，在垂直于ild结构的平面的方向上的间隙距离dg)小于ild结构的厚度(例如，dild1)，例如，dg<dild1。

在一些实施例中，方块402根据方块404以及406实施。在方块404处，形成直接接触第一接触件中的对应者的第一金属化片段(例如，s0)。流程进行到方块406，其中在至少一个第二组件的第二区域(例如，区域132或232)上方形成第二金属化片段(例如，s0'或s0”)。第二金属化片段的宽度(例如，宽度ws0'或宽度ws0”)小于第一金属化片段的宽度(例如，宽度ws0)，使得(例如)ws0'<ws0且/或ws0”<ws0。

图5为根据本发明的至少一个实施例的制作半导体装置的互连层的方法500的流程图。

应理解，已经简化图5以更好地理解本发明的概念。因此，应注意，额外工艺可设置在图5的方法之前、期间以及之后，且本文中可仅简单地描述一些其它工艺。

在方块502处，互连层(例如，互连层128或228)形成于接触件结构(例如，连在一起的第一楼板结构1f以及第二楼板结构2f)上。在一些实施例中，接触件结构包含：在基材层(baselayer)(例如，浅沟槽隔离区域102或202以及区域108或208)上的第一介电层(例如，ild0104或240)，所述基材层包含半导体装置的第一组件(例如，源极/漏极区域106a以及106b或206a或206b)；布置于第一介电层内的第一接触件(例如，接触件插塞114a以及114b或214a以及214b)，直接接触半导体装置的对应组件(例如，源极/漏极区域106a以及106b或206a以及206b)；在第一介电层上的第二介电层(例如，ild1120或220)；布置于第二介电层内的第二接触件(例如，导电插塞122e以及122f或222e以及222f)，直接接触第一接触件中的对应者；布置于第二介电层内的半导体装置的至少一个第二组件(例如，导电板126或26)；以及布置于第二介电层内的第三接触件(例如，导电插塞122e以及122f或222e以及222f)，直接接触第二组件中的对应者。在一些实施例中，第三接触件的高度(例如，在垂直于ild结构的平面的方向上的间隙距离dg)小于第二接触件的高度(厚度)(例如，dild1)，例如，dg<dild1。因而，第三接触件的高度提供容易发生介电击穿的第二介电层的邻近区域(例如，区域132或232)。

在一些实施例中，方块502根据方块504以及506实施。在方块504处，形成与第二接触件以及第三接触件中的对应者直接接触的第一金属化片段(例如，s0)。流程进行到方块506，其中在第二介电层的邻近区域(例如，区域132或232)上形成第二金属化片段(例如，s0'或s0”)，第二金属化片段的高度(hs0'或hs0”)小于第一金属化片段的高度(hs0)，使得(例如)hs0'<hs0且/或hs0”<hs0。

此描述的一个方面涉及半导体装置。此半导体装置包含：层间介电(ild)结构以及互连层。此ild结构包含：第一接触件，延伸穿过ild结构，电连接到半导体装置的对应第一组件，第一组件位于ild结构下层的楼板结构中；半导体装置的至少一个第二组件，所述至少一个第二组件位于ild结构内且与ild结构的表面(在垂直于ild结构的平面的方向上)间隔一定距离，所述距离小于ild结构的厚度；以及第二接触件，直接接触至少一个第二组件的对应第一区域。此互连层包含：第一金属化片段，直接接触第一接触件中的对应者；以及第二金属化片段，位于至少一个第二组件的第二区域上方，第二金属化片段的宽度小于第一金属化片段的宽度。

此描述的另一方面涉及制作半导体装置的方法。此方法包含：在层间介电(ild)结构的表面上形成互连层。此ild结构包含：第一接触件，延伸穿过ild结构，电连接到位于ild结构下层的楼板结构中的对应第一组件；半导体装置的至少一个第二组件；至少一个第二组件与ild结构的表面(在垂直于ild结构的平面的方向上)间隔一定距离，所述距离小于ild结构的厚度；以及第二接触件，直接接触至少一个第二组件的对应第一区域。如此形成互连层包含：形成第一金属化片段，其直接接触第一接触件中的对应者；以及在至少一个第二组件的第二区域上方形成第二金属化片段，第二金属化片段的宽度小于第一金属化片段的宽度。

此描述的又一方面涉及制作半导体装置的方法。此方法包含：在接触件结构上形成互连层。此接触件结构包含：基材层上的第一介电层，所述基材层包含半导体装置的第一组件；第一接触件，布置于第一介电层内，直接接触第一组件中的对应者；第一介电层上的第二介电层；第二接触件，布置于第二介电层内，直接接触第一接触件中的对应者；布置于第二介电层内的半导体装置的至少一个第二组件；以及第三接触件，布置于第二介电层内，直接接触至少一个第二组件中的对应者，第三接触件的高度小于第二接触件的高度，但第三接触件的高度提供容易发生介电击穿的第二介电层的邻近区域(theheightofthethirdcontactsotherwiserenderingadjacentregionsoftheseconddielectriclayersusceptibletodielectricbreakdown)。接触件的高度在垂直于基材层的平面的方向上。如此形成互连层包含：在第二介电层中形成第一金属化片段，以便与第二接触件以及第三接触件中的对应者直接接触；以及在第二介电层的邻近区域中形成第二金属化片段，使得第二介电层的部分相对于参考方向插入在第二金属化片段与第一介电层之间。

在本发明实施例中，其中：所述第一金属化片段中的至少一者的宽度约为每一第二金属化片段的宽度的三到四倍。

在本发明实施例中，其中：所述第二金属化片段中的每一者的厚度小于所述第一金属化片段中的每一者的厚度。

在本发明实施例中，其中：对于每一第二金属化片段(s2)，较小线路片段s0'的厚度/高度(hs0')与所述较小线路片段s0'的宽度(ws0')的关系如下：

hs2∝1/ws2。

在本发明实施例中，其中：对于每一第二金属化片段(s2)，厚度/高度(hs2)与宽度(ws2)的关系如下：

hs2＝β*ws2

其中β为正实数，以及其中(≈1.5)≤β≤(≈2.0)。

在本发明实施例中，其中：所述第一金属化片段完全延伸穿过所述互连层；以及所述第二金属化片段从所述互连层的表面延伸到所述互连层中但并不完全延伸穿过所述互连层。

在本发明实施例中，其中：所述第一组件包含mos晶体管的组件；以及所述至少一个第二组件为电阻器。

在本发明实施例中，其中：所述电阻器包含氮化钛层。

在本发明实施例中，其中：所述第二金属化片段中的至少一者的厚度小于所述第一金属化片段中的至少一者的厚度；以及对于每一第二金属化片段(s2)，较小线路片段s0'的厚度/高度(hs0')与所述较小线路片段s0'的宽度(ws0')的关系如下：

hs2∝1/ws2。

在本发明实施例中，其中：对于每一第二金属化片段(s2)，所述片段s2的宽度(ws2)与所述片段s2的厚度/高度(hs2)的关系如下：

hs2＝β*ws2

其中β为正实数，以及其中当ws2变小时，则β变大，使得(≈1.5)≤β≤(≈2.0)。

在本发明实施例中，所述第一组件包含mos晶体管的组件；以及所述至少一个第二组件为高电阻组件。

在本发明实施例中，其中所述高电阻组件包含：氮化钛层。

在本发明实施例中，其中形成所述互连层包含：将介电层沉积在所述层间介电结构上；移除所述介电层的第一部分，从而形成暴露所述第一接触件以及第二接触件的第一凹槽；移除所述至少一个第二组件的所述第二区域上方的一些区域中的所述介电层的第二部分，从而形成并不暴露所述层间介电结构的对应区域的第二凹槽；以及用导电材料填充所述第一凹槽和所述第二凹槽。

在本发明实施例中，其中：所述第一金属化片段中的至少一者的宽度约为每一第二金属化片段的宽度的三到四倍；所述第二金属化片段的高度小于所述第一金属化片段的高度；以及对于每一第二金属化片段(s2)，较小线路片段s0'的厚度/高度(hs0')与所述较小线路片段s0'的宽度(ws0')的关系如下：

hs2∝1/ws2。

在本发明实施例中，其中：所述第一金属化片段完全延伸穿过所述互连层；以及所述第二金属化片段仅部分延伸到所述互连层中但并不完全延伸穿过所述互连层。

在本发明实施例中，其中：所述第一组件包含mos晶体管的组件；以及所述第二组件为电阻器。

所属领域的一般技术人员将认识到，能够移除操作或能够将额外操作添加到上述方法中的至少一者中，而不脱离此描述的范畴。所属领域的一般技术人员也将认识到，能够调整上述方法中的至少一者中的操作的顺序，而不脱离此描述的范畴。

尽管已经在本文中所明确论述的实施例的情形下描述本发明，所属领域的技术人员将理解，本发明能够实施且呈含有计算机可执行指令的计算机可用媒体形式(以各种形式)分配，且本发明同样适用，与用于进行分配的计算机可用媒体的特定类型无关。例示性计算机可用媒体耦接到计算机，此计算机可读取来自其的包含计算机可执行指令的信息以及(视需要)将信息写入于其中。可替代地，计算机可用媒体可与计算机成一体式。当计算机可执行指令加载到计算机且由计算机执行时，计算机成为用于实践本发明的设备。举例来说，当计算机可执行指令加载到通用计算机且由通用计算机执行时，通用计算机因此经配置到专用计算机中。适合的非暂时性计算机可用媒体的实例包含：易失性存储器，例如随机存取存储器(randomaccessmemory；ram)；非易失性硬编码或可编程类型媒体，例如只读取存储器(readonlymemories；rom)或可擦除电可编程只读存储器(electricallyprogrammablereadonlymemories；eeprom)；可记录类型和/或可再记录媒体，例如软盘、硬盘驱动器、光盘(compactdiscs；cd)和/或数字多功能光盘(digitalversatilediscs；dvd)。

前文概述若干实施例的特征以使得所属领域的一般技术人员可更好地理解本发明的各方面。所属领域的一般技术人员应理解，其可易于使用本发明作为设计或修改用于实现本文中所引入的实施例的相同目的和/或获得相同优点的其它电路和结构的基础。所属领域的一般技术人员还应认识到，此类等效构造并不脱离本发明的精神和范围，且其可在不脱离本发明的精神和范围的情况下在本文中进行各种改变、替代和更改。