一种集成电路密封环的制作方法

本发明涉及半导体制造领域，特别是涉及一种集成电路密封环。

背景技术：

在半导体制造工艺中，通过光刻、刻蚀以及沉积等工艺可以在半导体衬底上形成包括半导体有源器件以及设置在器件上的互连结构的半导体芯片。通常，在一片晶圆上可以形成多个芯片，最后再将这些芯片从晶圆上切割下来，通过封装工艺，形成集成电路。

在切割芯片的过程中，切割刀片所产生的应力会对芯片的边缘造成损害，甚至会导致芯片发生崩裂。现有技术中，为了防止芯片在切割时受到损伤，在集成电路内部电路的有源器件区域外围设置密封环，该密封环可以阻挡切割刀片产生的应力造成有源器件区域不想要的应力破裂，并且芯片的密封环可以阻挡水汽渗透和离子污染造成的影响。

如图1所示，在密封环和有源器件区之间设置有环状的缓冲区，以形成有源器件区到密封环的过度，密封环的外围设置有用于分割芯片的划片槽。如图2所示为沿AA’方向切割后密封环的纵向结构图，包括衬底100，该衬底可以为P型材料衬底或N型材料衬底；所述衬底100的中掺杂了浓度高于衬底材料的同类型杂质，以形成掺杂区101；以及形成于所述掺杂区101上的介质层和金属层的叠层结构。在本实施例中，选用P型衬底及p型重掺杂区，所述掺杂区用于降低密封环同晶圆衬底之间的接触电阻；M1，M2，M3分别为第一金属层，第二金属层，第三金属层，随着集成电路的电路复杂程度，金属层可以大于三层，一般称其最上层为顶层金属层；102a、102b、102c为介质层，在集成电路中用于绝缘相邻金属层；第一金属层M1与掺杂区101之间的接触孔为C，第一金属层M1与第二金属层M2之间的接触孔为V1，第二金属层M2与第三金属层M3之间的接触孔为V2，以此类推。

密封环通常由金属层-金属通孔层-有源区组成，不具有多晶硅结构，在具有大宽度的保护环的集成电路中可能很难满足多晶硅密度要求，在化学-机械抛光(CMP)操作期间会导致不平坦的表面包络。

在集成电路电路设计中，一般需要用到MOS(金属氧化物半导体)晶体管电容或PIP(Poly-Insolator-Poly多晶硅-绝缘层-多晶硅)电容或MIM(Metal-Insolator-Metal，金属-绝缘层-金属)电容，电容的两端分别接集成电路中的高电位和集成电路地的低电位，用于滤波，滤出高电位上附带的高频小信号，降低其交流波纹系数，提升电路的稳定性。由于集成电路中每单位方块的电容值不是很大，一般典型值在0.5fF每平方微米到5fF每平方微米之间，因此，上述滤波电容会占用一定的集成电路面积，带来成本的增加。

因此，如何同时解决密封环的多晶硅密度要求和电容占用版图面积大的问题，已成为本领域技术人员亟待解决的问题之一。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种集成电路密封环，用于解决现有技术中密封环不满足多晶硅密度要求和电容占用版图面积大等问题。

为实现上述目的及其他相关目的，本发明提供一种集成电路密封环，所述集成电路密封环至少包括：

衬底层；

形成于所述衬底层中的掺杂区；

形成于所述掺杂区上的介质层和金属层的叠层结构，各金属层及所述掺杂区通过连接孔实现电性连接；

以及，

形成于所述叠层结构中的电容器，所述电容器的第一极板及第二极板分别通过所述叠层结构中的金属层及缓冲区中的金属层与衬底及内部电路连接。

优选地，所述衬底层为P型衬底，所述掺杂区为P型掺杂。

优选地，所述衬底层为N型衬底，所述掺杂区为N型掺杂。

优选地，所述电容器为MOS电容，所述电容器的第一极板为形成于所述掺杂区与所述叠层结构中的底层金属层之间的第一多晶硅，所述电容器的第二极板为所述掺杂区。

优选地，所述电容器为PIP电容，所述电容器的第一极板及第二极板为形成于所述叠层结构中任意相邻两层金属层之间，或形成于所述掺杂区与所述叠层结构中的底层金属层之间的第二多晶硅及第三多晶硅，所述第二多晶硅及所述第三多晶硅垂直分布。

优选地，所述电容器为MIM电容，所述电容器的第一极板为形成于所述叠层结构中任意相邻两层金属层之间的金属板，所述电容器的第二极板为所述叠层结构中与所述金属板邻近的金属层。

优选地，所述介质层的材料为二氧化硅或氮化硅。

优选地，所述金属层的材料为铜或铝。

如上所述，本发明的集成电路密封环，具有以下有益效果：

本发明的集成电路密封环在现有的集成电路密封环的结构中增加多晶硅或金属板，以形成电容器，在不影响集成电路面积的情况下，使集成电路满足多晶硅的密度要求，避免化学-机械抛光操作期间导致的不平坦表面包络；同时不占用额外版图而增加电容。

附图说明

图1显示为现有技术中的密封环的俯视示意图。

图2显示为现有技术中的密封环的剖视示意图。

图3显示为本发明的密封环的一种实施方式。

图4显示为本发明的密封环的俯视示意图。

图5显示为本发明的密封环的另一种实施方式。

图6显示为本发明的密封环的又一种实施方式。

元件标号说明

100 衬底

101 掺杂区

102a～102c 介质层

M1～M3 第一～第三金属层

200 衬底层

201 掺杂区

202a～202c 第一～第三介质层

203a～203c 第一～第三多晶硅

204 金属板

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3～图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图3所示，本发明提供一种集成电路密封环，所述集成电路密封环至少包括：

衬底层200、形成于所述衬底层200中的掺杂区201、形成于所述掺杂区201上的介质层和金属层的叠层结构，以及形成于所述叠层结构中的电容器。

如图3所示，所述衬底层200为P型材料衬底或N型材料衬底，在本实施例中，所述衬底层200的材料为P型材料，即在半导体中掺入硼等三价元素；而N型材料则是在半导体中掺入磷等五价元素。

如图3所示，所述掺杂区201形成于所述衬底层200的表层，通过在所述衬底层200中进行重掺杂以形成所述掺杂区201，所述掺杂区201的掺杂离子与所述衬底层200的掺杂离子相同，所述掺杂区201中掺杂离子的浓度大于所述衬底层200中掺杂离子的浓度，掺杂离子的种类可以相同也可以不相同。在本实施例中，所述掺杂区201为P型重掺杂，且掺杂离子与所述衬底层200中的掺杂离子的种类相同。所述掺杂区201可降低所述叠层结构与所述衬底层200之间的接触电阻。

如图3所示，所述掺杂区201的上层为第一介质层202a，所述第一介质层202a的上层为第一金属层M1，所述第一金属层M1的上层为第二介质层202b，所述第二介质层202b的上层为第二金属层M2，所述第二金属层M2的上层为第三介质层202c，所述第三介质层202c的上层为第三金属层M3……介质层与金属层不断相间设置以形成叠层结构，所述叠层结构中介质层与金属层的层数由集成电路的电路复杂程度决定，在本实施例中，设定为3层介质层和3层金属层。各介质层的材料为二氧化硅或氮化硅；各金属层的材料为铜或铝；在本实施例中，各介质层的材料为二氧化硅，各金属层的材料为铜，本领域的技术人员可根据设计需要选用不同的材料，不以本实施例为限。

所述掺杂区201与所述第一金属层M1通过连接孔C实现电性连接；所述第一金属层M1与所述第二金属层M2通过连接孔V1实现电性连接；所述第二金属层M2与所述第三金属层M3通过连接孔V3实现电性连接……同理各金属层之间通过连接孔实现电性连接。

如图3所示，所述掺杂区201上方的所述第一介质层202a中形成有第一多晶硅203a。所述第一多晶硅203a与所述掺杂区201交叠的区域形成MOS电容，所述第一多晶硅203a与所述掺杂区201分别作为电容器的第一极板及第二极板，电容器的容量与所述第一多晶硅203a及所述掺杂区201之间的距离有关。在本实施例中，所述掺杂区201作为电容器的下极板，与所述衬底层200电性连接；所述第一多晶硅203a作为电容器的上极板，通过连接孔C与缓冲区的第一金属层M1连接，第一金属层M1与第二金属层M2通过连接孔V1连接，各金属层依次通过通孔实现电性连接，所述第一多晶硅203a可通过所述缓冲区中的金属层及通孔与所述有源器件区的任意层的金属层连接，进而实现与有源器件的连接，起到对内部电路的滤波、储能等作用。

如图4所示，所述电容器的面积可根据设计要求做进一步限定，在此不一一限定。在作为滤波电容时，由于滤波电容需要根据电路选取不同的容值，且多晶硅和电容的金属层受到材料应力等因素的影响，在符合设计规则的情况下，不允许制作得特别大，因此，根据需要将电容分割成独立的基本单元，在本实施例中，所述电容器为均匀分布于密封环区域内的多个长方形电容，根据电路参数的需要，选取一个或数个电容并联的方式接入内部电路。

实施例二

本实施例提供一种集成电路密封环，所述集成电路密封环与实施例一中的密封环的结构基本一致，不同之处在于，任意相邻两层金属层之间，或所述掺杂区与所述叠层结构中的底层金属层之间形成有第二多晶硅及第三多晶硅，所述第二多晶硅及所述第三多晶硅垂直分布。

具体地，如图5所示，在本实施例中，所述掺杂区201上方的所述第一介质层202a中形成有第二多晶硅203b及第三多晶硅203c，所述第二多晶硅203b及所述第三多晶硅203c垂直分布，所述第二多晶硅203b与所述第三多晶硅203c交叠的区域形成PIP电容。所述第二多晶硅203b与所述第三多晶硅203c分别作为电容器的第一极板及第二极板，电容器的容量与所述第二多晶硅203b与所述第三多晶硅203c之间的距离有关。在本实施例中，所述第三多晶硅203c作为电容器的下极板，通过连接孔C、所述第一金属层M1、连接孔C、所述掺杂区201与所述衬底层200电性连接；所述第二多晶硅203b作为电容器的上极板，通过连接孔C与缓冲区的第一金属层M1连接，第一金属层M1与第二金属层M2通过连接孔V1连接，各金属层依次通过通孔实现电性连接，所述第二多晶硅203b可通过所述缓冲区中的金属层及通孔与所述有源器件区的任意层的金属层连接，进而实现与有源器件的连接，起到对内部电路的滤波、储能等作用。

所述第二多晶硅203b及所述第三多晶硅203c形成于其他金属层之间的情况类似，在此不一一赘述。

进一步地，如图5所示，当所述第二多晶硅203b及所述第三多晶硅203c形成于所述掺杂区201与所述第一金属层M1之间时，所述第二多晶硅203b同时与所述掺杂区201形成MOS电容，MOS电容与PIP电容相并联，进一步增加了电容的容值。

实施例三

本实施例提供一种集成电路密封环，所述集成电路密封环与实施例一及实施例二中的密封环结构的不同之处在于，任意相邻两层金属层之间形成有金属板。

具体地，如图6所示，在本实施例中，所述第二金属层M2及所述第三金属层M3之间的介质层中形成有金属板204，所述金属板204与所述第二金属层M2交叠的区域形成MIM电容。所述第二金属层M2与所述金属板204分别作为电容器的第一极板及第二极板，电容器的容量与所述第二金属层M2与所述金属板204之间的距离有关。在本实施例中，所述第二金属层M2作为电容器的下极板，通过连接孔V1、所述第一金属层M1、连接孔C、所述掺杂区201与所述衬底层200电性连接；所述金属板204作为电容器的上极板，通过连接孔V2与缓冲区的第三金属层M3连接，所述金属板204可通过所述缓冲区中的金属层及通孔与所述有源器件区的任意层的金属层连接，进而实现与有源器件的连接，起到对内部电路的滤波、储能等作用。

所述金属板204形成于其他金属层之间的情况类似，在此不一一赘述。

进一步地，如图6所示，当所述金属板204形成于所述第三金属层M3与所述第二金属层M2之间时，所述第二多晶硅203b及所述第三多晶硅203c形成于所述掺杂区201与所述第一金属层M1之间，则通过金属层的布线可实现MIM电容与MOS电容和或PIP电容的并联，进一步优化电容器的性能。

本发明旨在不影响集成电路面积，亦不改变密封圈的功能和性能的情况下，在现有的集成电路密封环的结构上加以改进，使集成电路同时满足多晶硅的密度要求和增加滤波功能。

综上所述，本发明提供一种集成电路密封环，包括：衬底层；形成于所述衬底层中的掺杂区；形成于所述掺杂区上的介质层和金属层的叠层结构，各金属层及所述掺杂区通过连接孔实现电性连接；以及，形成于所述叠层结构中的电容器，所述电容器的第一极板及第二极板分别通过所述叠层结构中的金属层及缓冲区中的金属层与衬底及内部电路连接。本发明的集成电路密封环在现有的集成电路密封环的结构中增加多晶硅或金属板，以形成电容器，在不影响集成电路面积的情况下，使集成电路满足多晶硅的密度要求，避免化学-机械抛光操作期间导致的不平坦表面包络；同时不占用额外版图而增加电容。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。