具有密集间隔的位线的半导体存储器件的制作方法

本发明构思涉及半导体存储器件。

背景技术：

半导体器件已经被高度集成以提供提高的性能和降低的制造成本。半导体器件的集成密度会直接影响半导体器件的成本。二维(2D)或平面的半导体存储器件的集成密度可以主要由单位存储单元的面积确定。因此，2D半导体存储器件的集成密度会非常受到形成精细图案的技术的影响。然而，由于需要非常昂贵的设备来形成非常精细的图案，所以2D半导体存储器件的集成密度可以继续增大，但仍然会受到限制。因此，已经发展了包括三维布置的存储单元的半导体存储器件。

技术实现要素：

本发明构思的实施方式可以提供具有提高的电特性和集成密度的半导体存储器件。

在一个方面中，一种半导体存储器件包括：基板，具有在第一方向上和在垂直于第一方向的第二方向上延伸的上表面；在基板上的存储单元阵列；第一页面缓冲器；第二页面缓冲器；以及多条位线，在第二方向上延伸以至少部分地交叉存储单元阵列。位线包括电连接到第一页面缓冲器的多条第一位线和电连接到第二页面缓冲器的多条第二位线。第一位线和第二位线交替且重复地布置在第一方向上。

在实施方式中，第一位线可以具有相邻于存储单元阵列的第一侧的相应的第一端部和相邻于存储单元阵列的第二侧的相应的第二端部，第二位线可以具有相邻于存储单元阵列的第一侧的相应的第一端部和相邻于存储单元阵列的第二侧的相应的第二端部。在这样的实施方式中，半导体存储器件还可以包括多个第一连接接触和多个第二连接接触，该多个第一连接接触在垂直于第一方向和第二方向的第三方向上延伸并将第一位线的第一端部连接到第一页面缓冲器，该多个第二连接接触在第三方向上延伸并将第二位线的第一端部连接到第二页面缓冲器。

在实施方式中，半导体存储器件还可以包括：在第二方向上延伸的多条第一连接导线，该第一连接导线电连接到第一位线中的相应的第一位线；和在第二方向上延伸的多条第二连接导线，该第二连接导线电连接到第二位线中的相应的第二位线。

在实施方式中，第一连接导线中的第一个在第一方向上的平均宽度可以大于第一位线中的第一个在第一方向上的平均宽度，第二连接导线中的第一个在第一方向上的平均宽度可以大于第二位线中的第一个在第一方向上的平均宽度。

在实施方式中，第一连接导线中的相邻的第一连接导线之间的第一距离可以大于位线中的相邻的位线之间的第二距离，第二连接导线中的相邻的第二连接导线之间的第三距离可以大于第二距离。

在实施方式中，第一连接导线的节距可以大于位线的节距，第二连接导线的节距可以大于位线的节距。

在实施方式中，基板可以包括第一连接区、第二连接区以及在第一连接区和第二连接区之间的电路区，存储单元阵列可以设置在电路区上，第一位线可以延伸到第一连接区上，第二位线可以延伸到第二连接区上。

在实施方式中，第一位线中的第一个的在第一连接区上的第一部分的最大宽度可以大于第一位线中的第一个的交叉存储单元阵列的第二部分的最大宽度，第二位线中的第一个的在第二连接区上的第一部分的最大宽度可以大于第二位线中的第一个的交叉存储单元阵列的第二部分的最大宽度。

在实施方式中，第一连接导线中的第一个的在第一连接区上的第一部分的最大宽度可以大于第一连接导线中的第一个的在存储单元阵列下面的第二部分的最大宽度，第二连接导线中的第一个的在第二连接区上的第一部分的最大宽度可以大于第二连接导线中的第一个的在存储单元阵列下面的第二部分的最大宽度。

在实施方式中，第一位线中的第一个可以在第一连接区上沿第二方向延伸的距离不同于第一位线中的第二个在第一连接区上沿第二方向延伸的距离，第一位线中的第二个相邻于第一位线中的第一个。

在实施方式中，第一连接导线中的第一个可以在第一连接区上沿第二方向延伸的距离不同于第一连接导线中的第二个沿第二方向延伸的距离，第一连接导线中的第二个相邻于第一连接导线中的第一个，第二连接导线中的第一个可以在第二连接区上沿第二方向延伸的距离不同于第二连接导线中的第二个沿第二方向延伸的距离，第二连接导线中的第二个相邻于第二连接导线中的第一个。

在实施方式中，存储单元阵列可以包括：半导体层；层叠结构，包括在第三方向上层叠在半导体层上的多个电极，该第三方向垂直于第一方向和第二方向；在第三方向上穿过层叠结构的多个有源柱；以及设置在每个有源柱和电极之间的数据存储元件。

在实施方式中，层叠结构可以包括在第二方向上彼此间隔开的多个层叠结构中的第一个，半导体存储器件还可以包括：在层叠结构中的最外面的层叠结构的外侧壁上的上部绝缘层，该上部绝缘层延伸到第一连接区和第二连接区上；第一连接接触，穿过上部绝缘层的在第一连接区上的第一部分，该第一连接接触将第一位线电连接到第一连接导线；和第二连接接触，穿过上部绝缘层的在第二连接区上的第二部分，该第二连接接触将第二位线电连接到第二连接导线。

在实施方式中，第一连接接触的下端部可以直接接触多个第一连接导电垫中的相应的第一连接导电垫，第二连接导电接触的下端部可以直接接触多个第二连接导电垫中的相应的第二连接导电垫。

在实施方式中，第一连接导电垫和第二连接导电垫可以具有比第一连接导线和第二连接导线的宽度大的宽度。

在实施方式中，存储单元阵列可以包括：半导体层；层叠结构，包括在第三方向上层叠在半导体层上的多个电极，该第三方向垂直于第一方向和第二方向；以及在第三方向上穿过层叠结构的多个有源柱，其中每个有源柱包括穿过层叠结构的一对垂直部分和将该垂直部分的底部端部彼此连接的水平部分。

在实施方式中，半导体存储器件还可以包括：多个第一下部接触和多个第二下部接触，第一下部接触和第二下部接触在垂直于第一方向和第二方向的第三方向上延伸；以及多个第一连接接触和多个第二连接接触，第一连接接触和第二连接接触在第三方向上延伸。在这样的实施方式中，第一连接导线可以直接接触第一下部接触中的相应的第一下部接触和第一连接接触中的相应的第一连接接触，第二连接导线可以直接接触第二下部接触中的相应的第二下部接触和第二连接接触中的相应的第二连接接触。

在实施方式中，第一页面缓冲器和第二页面缓冲器可以是形成在基板上的逻辑电路的部分，半导体存储器件还可以包括在逻辑电路上的与基板相反的绝缘层，其中存储单元阵列在绝缘层上与逻辑电路相反。

在实施方式中，第一位线和第二位线的每个可以包括第一导电材料，第一连接导线和第二连接导线的每个可以包括第二导电材料，该第二导电材料具有比第一导电材料的熔点高的熔点。在一些这样的实施方式中，第一导电材料可以包括铜(Cu)或铝(Al)，第二导电材料可以包括钨(W)。

在另一方面中，半导体存储器件包括：基板，具有电路区和在电路区的相反两侧的第一连接区和第二连接区，该基板包括在第一方向上和在垂直于第一方向的第二方向上延伸的上表面；在基板上的存储单元阵列；多条位线，在第二方向上延伸以至少部分地交叉电路区，该位线在第一方向上彼此间隔开；以及多条连接导线，在第二方向上延伸并电连接到位线中的相应的位线。连接导线中的第一个的平均宽度大于位线中的电连接到连接导线中的所述第一个的位线的平均宽度。

在实施方式中，半导体存储器件还可以包括具有第一页面缓冲器和第二页面缓冲器的页面缓冲器，连接导线可以包括第一连接导线和第二连接导线。

在实施方式中，位线可以包括通过第一连接导线中的相应的第一连接导线电连接到第一页面缓冲器的第一位线以及通过第二连接导线中的相应的第二连接导线电连接到第二页面缓冲器的第二位线，其中第一位线和第二位线交替且重复地布置在第一方向上。

在实施方式中，半导体存储器件还可以包括：在第三方向上延伸的多个第一下部接触和多个第二下部接触，该第三方向垂直于第一方向和第二方向；以及在第三方向上延伸的多个第一连接接触和多个第二连接接触。在这样的实施方式中，每条第一连接导线可以直接接触第一下部接触中的相应的一个和第一连接接触中的相应的一个，每条第二连接导线可以直接接触第二下部接触中的相应的一个和第二连接接触中的相应的一个。

在实施方式中，每条位线可以具有相邻于存储单元阵列的第一侧的第一端部和相邻于存储单元阵列的第二侧的第二端部，第一位线的第一端部可以直接接触第一连接接触中的相应的第一连接接触，第二位线的第二端部可以直接接触第二连接接触中的相应的第二连接接触。

在实施方式中，第一位线的第一端部可以沿着在第一方向上延伸的第一虚线对准，第二位线的第一端部可以沿着在第一方向上延伸的第二虚线对准，第一虚线可以在第二方向上与第二虚线间隔开。

在实施方式中，第一位线的第一端部可以在第一方向上具有扩大的宽度。

在实施方式中，第一位线中的第一子集的第一端部可以沿着在第一方向上延伸的第一虚线对准，第一位线中的第二子集的第一端部可以沿着在第一方向上延伸的第二虚线对准，第二位线的第一端部可以沿着在第一方向上延伸的第三虚线对准，第一虚线、第二虚线和第三虚线在第二方向上彼此间隔开。

在实施方式中，至少一些第一位线的第一端部可以具有在第一方向上扩大的宽度。

在实施方式中，第一连接导线的直接接触相应的第一连接接触的部分可以具有在第一方向上扩大的宽度。

在实施方式中，第一位线和第二位线可以包括第一导电材料，第一连接导线和第二连接导线可以包括第二导电材料，第二导电材料具有比第一导电材料的熔点高的熔点。在这样的实施方式中，第一导电材料可以包括铜(Cu)或铝(Al)，第二导电材料可以包括钨(W)。

在实施方式中，存储单元阵列可以包括层叠结构，该层叠结构包括每个在第一方向上延伸并在第三方向上层叠在基板上的多个栅电极。

在实施方式中，半导体存储器件还可以包括穿过层叠结构的绝缘层，其中至少一些第一连接接触穿过该绝缘层。

在实施方式中，第一位线的第一端部可以延伸到第一连接区上而第一位线的第二端部可以不延伸到第二连接区上，第二位线的第二端部可以延伸到第二连接区上而第二位线的第一端部可以不延伸到第一连接区上。

在另一个方面中，一种半导体存储器件包括：基板，具有在第一方向上和在垂直于第一方向的第二方向上延伸的上表面；逻辑电路，在基板的上表面上，该逻辑电路包括第一页面缓冲器；以及存储单元阵列，在逻辑电路上与基板相反。存储单元阵列可以包括：半导体层；多个层叠结构，在第二方向上彼此间隔开，该层叠结构包括在第三方向上层叠在半导体层上的多个电极，该第三方向垂直于第一方向和第二方向；多条第一位线，在第二方向上延伸以至少部分地交叉层叠结构，第一位线在第一方向上彼此间隔开；以及多个绝缘层，在第一方向上延伸并提供在相邻的层叠结构之间。半导体存储器件还可以包括穿过绝缘层中的第一个的多个第一连接接触，第一连接接触将第一位线中的相应的第一位线电连接到第一页面缓冲器。

在实施方式中，存储单元阵列还可以包括在第二方向上延伸以至少部分地交叉层叠结构的多条第二位线，第一位线和第二位线交替且重复地布置在第一方向上。在这样的实施方式中，半导体存储器件还可以包括第二页面缓冲器；和多个第二连接接触，将第二位线中的相应的第二位线电连接到第二页面缓冲器。

在实施方式中，半导体存储器件还可以包括：在第二方向上延伸的多条第一连接导线，该第一连接导线将第一位线中的相应的第一位线电连接到第一页面缓冲器；和在第二方向上延伸的多条第二连接导线，该第二连接导线将第二位线中的相应的第二位线电连接到第二页面缓冲器。

在实施方式中，第一连接导线中的第一个在第一方向上的平均宽度可以大于第一位线中的第一个在第一方向上的平均宽度，第二连接导线中的第一个在第一方向上的平均宽度可以大于第二位线中的第一个在第一方向上的平均宽度。

在实施方式中，第一连接导线中的相邻的第一连接导线之间的第一距离可以大于第一位线和第二位线中的相邻的第一位线和第二位线之间的第二距离，第二连接导线中的相邻的第二连接导线之间的第三距离可以大于第二距离。

在实施方式中，第一连接导线的节距可以大于第一位线和第二位线的组合的节距，第二连接导线的节距可以大于第一位线和第二位线的组合的节距。

在实施方式中，第二连接接触可以穿过绝缘层中的第二个。

在一个方面中，一种半导体存储器件可以包括：基板，包括电路区和分别设置在电路区的彼此相反的两侧的第一连接区和第二连接区；逻辑结构，包括设置在电路区上的逻辑电路和覆盖逻辑电路的下部绝缘层；以及在逻辑结构上的存储器结构。逻辑电路可以包括相邻于第一连接区设置的第一页面缓冲器和相邻于第二连接区设置的第二页面缓冲器。存储器结构可以包括延伸到第一连接区和第二连接区中的至少一个上的位线。位线可以包括电连接到第一页面缓冲器的第一位线和电连接到第二页面缓冲器的第二位线。第一位线和第二位线可以交替且重复地布置在与第一位线和第二位线的纵向方向交叉的方向上。

在实施方式中，逻辑结构还可以包括将第一页面缓冲器电连接到第一位线并延伸到第一连接区上的第一连接导线以及将第二页面缓冲器电连接到第二位线并延伸到第二连接区上的第二连接导线。当从平面图观看时第一连接导线可以与第一位线交叠，当从平面图观看时第二连接导线可以与第二位线交叠。

在实施方式中，第一连接导线之间的距离和第二连接导线之间的距离可以大于彼此相邻的第一位线和第二位线之间的距离。

在实施方式中，每条第一连接导线的宽度可以大于每条第一位线的宽度，每条第二连接导线的宽度可以大于每条第二位线的宽度。

在实施方式中，每条第一位线的一个端部可以延伸到第一连接区上，而每条第一位线的另一个端部可以不延伸到第二连接区上。每条第二位线的一个端部可以延伸到第二连接区上，而每条第二位线的另一个端部可以不延伸到第一连接区上。

在实施方式中，在第一连接区上，每条第一位线的一个端部的宽度可以大于每条第一位线的线部分的宽度。在第二连接区上，每条第二位线的一个端部的宽度可以大于每条第二位线的线部分的宽度。

在实施方式中，在第一连接区上，每条第一连接导线的一个端部的宽度可以大于每条第一连接导线的线部分的宽度。在第二连接区上，每条第二连接导线的一个端部的宽度可以大于每条第二连接导线的线部分的宽度。

在实施方式中，在第一连接区上，彼此相邻的第一位线中的一个可以从彼此相邻的第一位线中的另一个横向地突出；在第二连接区上，彼此相邻的第二位线中的一个可以从彼此相邻的第二位线中的另一个横向地突出。

在实施方式中，在第一连接区上，彼此相邻的第一连接导线中的一个可以从彼此相邻的第一连接导线中的另一个横向地突出；在第二连接区上，彼此相邻的第二连接导线中的一个可以从彼此相邻的第二连接导线中的另一个横向地突出。

在实施方式中，存储器结构还可以包括：半导体层；层叠结构，包括垂直地层叠在半导体层上的多个电极；以及穿过层叠结构的多个有源柱。第一位线和第二位线可以电连接到有源柱的顶端。

在实施方式中，存储器结构还可以包括设置在每个有源柱和电极之间的数据存储元件。

在实施方式中，层叠结构包括在第一位线和第二位线的纵向方向上彼此间隔开的多个层叠结构。在此情况下，半导体器件还可以包括：上部绝缘层，覆盖层叠结构中的最外面的层叠结构的侧壁并延伸到第一连接区和第二连接区上；第一连接接触，设置在第一连接区的上部绝缘层中以将第一位线电连接到第一连接导线；和第二连接接触，设置在第二连接区的上部绝缘层中以将第二位线电连接到第二连接导线。

在实施方式中，下部绝缘层可以延伸到第一连接区和第二连接区上。在此情况下，半导体器件还可以包括：第一连接导电垫，设置在第一连接区的下部绝缘层中从而与第一连接接触的一个端部接触；以及第二连接导电垫，设置在第二连接区的下部绝缘层中从而与第二连接接触的一个端部接触。

在实施方式中，第一连接导电垫的宽度可以大于第一连接导线的宽度，第二连接导电垫的宽度可以大于第二连接导线的宽度。

在实施方式中，每个有源柱可以包括穿过层叠结构的垂直部分和设置在层叠结构下面以将垂直部分彼此连接的水平部分。

在实施方式中，第一位线和第二位线的每个可以包括第一导电材料，第一连接导线和第二连接导线的每个可以包括第二导电材料，第二导电材料的熔点高于第一导电材料的熔点。

在实施方式中，第一导电材料可以包括铜(Cu)或铝(Al)，第二导电材料可以包括钨(W)。

在另一方面中，一种半导体器件可以包括顺序地层叠在基板上的逻辑结构和存储器结构。逻辑结构可以包括邻近于存储器结构的一侧设置的第一页面缓冲器和邻近于存储器结构的另一侧设置的第二页面缓冲器，存储器结构的该另一侧与所述一侧相反。存储器结构可以包括电连接到第一页面缓冲器的第一位线和电连接到第二页面缓冲器的第二位线。第一位线和第二位线可以沿着在其中第一页面缓冲器和第二页面缓冲器彼此相对的方向延伸。第一位线和第二位线可以沿着与第一位线和第二位线的延伸方向交叉的方向交替且重复地布置。

在实施方式中，逻辑结构还可以包括电连接到构成第一页面缓冲器的第一逻辑晶体管的第一连接导线以及电连接到构成第二页面缓冲器的第二逻辑晶体管的第二连接导线。当从平面图观看时第一连接导线可以与第一位线交叠，当从平面图观看时第二连接导线可以与第二位线交叠。

在实施方式中，第一位线和第二位线可以以第一节距交替且重复地布置。第一连接导线可以具有大于第一节距的第二节距，第二连接导线可以具有大于第一节距的第三节距。

在实施方式中，每条第一位线的一个端部可以从存储器结构的一侧横向地突出，而每条第一位线的另一个端部可以不从存储器结构的另一侧横向地突出。每条第二位线的一个端部可以从存储器结构的所述另一侧横向地突出，而每条第二位线的另一个端部可以不从存储器结构的所述一侧横向地突出。

在实施方式中，每条第一位线的所述一个端部的宽度可以比每条第一位线的线部分的宽度宽，每条第二位线的所述一个端部的宽度可以比每条第二位线的线部分的宽度宽。

在实施方式中，彼此相邻的第一位线中的一条第一位线的从存储器结构的一侧突出的长度可以大于彼此相邻的第一位线中的另一条第一位线的突出长度。彼此相邻的第二位线中的一条第二位线的从存储器结构的所述另一侧突出的长度可以大于彼此相邻的第二位线中的另一条第二位线的突出长度。

在实施方式中，存储器结构还可以包括半导体层、设置在半导体层上的层叠结构以及穿过每个层叠结构的多个有源柱。每个层叠结构可以包括垂直地层叠在半导体层上的多个电极。层叠结构可以在第一位线和第二位线的延伸方向上彼此间隔开，第一位线和第二位线可以电连接到有源柱的顶端。

在实施方式中，存储器结构还可以包括设置在每个有源柱和电极之间的数据存储元件。

在实施方式中，半导体器件还可以包括上部绝缘层、第一连接接触和第二连接接触。上部绝缘层可以覆盖层叠结构中的最外面的层叠结构的侧壁。最外面的层叠结构中的一个可以邻近于第一页面缓冲器，最外面的层叠结构中的另一个可以邻近于第二页面缓冲器。第一连接接触可以穿过覆盖所述一个最外面的层叠结构的侧壁的上部绝缘层以将第一位线电连接到第一连接导线，第二连接接触可以穿过覆盖所述另一个最外面的层叠结构的侧壁的上部绝缘层以将第二位线电连接到第二连接导线。

在实施方式中，半导体器件还可以包括：上部绝缘层，覆盖层叠结构中的最外面的层叠结构的侧壁；第一连接接触，穿过覆盖最外面的层叠结构中的一个的侧壁的上部绝缘层；以及第二连接接触，设置在彼此相邻的层叠结构之间。第一连接接触可以构成第一组，第二连接接触可以构成第二组。第一位线可以通过第一组和第二组中的一个的连接接触电连接到第一连接导线，第二位线可以通过第一组和第二组中的另一个的连接接触电连接到第二连接导线。

在实施方式中，最外面的层叠结构中的一个可以邻近于第一页面缓冲器，最外面的层叠结构中的另一个可以邻近于第二页面缓冲器。如果第一位线通过第一连接接触电连接到第一连接导线，第一连接接触可以穿过覆盖所述一个最外面的层叠结构的侧壁的上部绝缘层。可选地，如果第二位线通过第一连接接触电连接到第二连接导线，第一连接接触可以穿过覆盖所述另一个最外面的层叠结构的侧壁的上部绝缘层。

附图说明

由于附图和伴随的详细说明，本发明构思将变得更明显。

图1是示出根据本发明构思的实施方式的半导体存储器件的示意方框图。

图2是示意地示出根据本发明构思的实施方式的半导体存储器件的部件的布置的截面图。

图3A和图3B是示意地示出根据本发明构思的实施方式的半导体存储器件的部件的布置的平面图。

图4是示出包括在根据本发明构思的实施方式的半导体存储器件中的存储器结构的实施方式的电路图。

图5A是示出根据本发明构思的实施方式的半导体存储器件的平面图。

图5B是沿图5A的线A-A'截取的截面图。

图5C是与图5A的线A-A'对应的截面图，用于示出根据本发明构思的实施方式的半导体存储器件的变型实施方式。

图6A至图12A是示出根据本发明构思的实施方式的制造半导体存储器件的方法的平面图。

图6B至图12B是分别沿图6A至图12A的线A-A'截取的截面图。

图13A至图13D是沿与根据本发明构思的实施方式的半导体存储器件的位线交叉的方向截取的截面图，用于示出形成位线的方法。

图14A是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。

图14B是沿图14A的线A-A'截取的截面图。

图15是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。

图16是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。

图17是示出包括在根据本发明构思的另一实施方式的半导体存储器件中的存储器结构的实施方式的电路图。

图18是示出根据本发明构思的另一实施方式的半导体存储器件的截面图。

具体实施方式

现在将参照附图更充分地描述本发明构思，附图中示出本发明构思的示范性实施方式。本发明构思的优点和特征以及实现它们的方法将从以下参照附图更详细地描述的示范实施方式而变得明显。然而，应当指出，本发明构思不限于以下的示范性实施方式，而是可以实现为各种其它的形式。因此，提供示范性实施方式仅用于公开本发明构思并让本领域技术人员知晓本发明构思的范畴。在附图中，为了清晰，可以夸大各种元件的尺寸。在整个说明书中，相同的附图标记或相同的参考指示符指代相同的元件。

这里使用的术语仅是为了描述特定的实施方式的目的而不旨在限制本发明构思。如这里所用的，单数术语“一”、“一个”和“该”也旨在包括复数形式，除非上下文另外清楚地指示。如这里所用的，术语“和/或”包括相关列举项目中的一个或多个的任意和所有组合。还将理解的是，当在这里使用时，术语“包括”和/或“包含”指定所述特征、步骤、操作、元件和/或部件的存在，但是不排除一个或更多其它特征、步骤、操作、元件、部件和/或其组的存在或添加。类似地，将理解，当称一元件诸如层、区域或基板在另一元件“上”时，它可以直接在该另一元件上或者可以存在居间的元件。相反，术语“直接”表示没有居间元件存在。还将理解的，尽管这里可以使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受到这些术语限制。这些术语仅用于将一个元件与另一元件区别开。因此，一些实施方式中的第一元件可以在另一些实施方式中被称为第二元件，而没有背离本发明构思的教导。

另外，参照截面图和/或平面图描述了在具体描述中的示范实施方式，这些图示出本发明构思的理想示范性视图。因此，实际器件的形状可以由于例如制造技术和/或公差而不同于这里示出的形状。因此，本发明构思的实施方式不限于示范性视图中示出的特定形状，而是可以包括由例如制造工艺引起的其它形状。例如，被示出为矩形的蚀刻区可以具有圆化或弯曲的特征。因此，附图中示出的区域在本质上是示意性的，它们的形状不旨在限制示例实施方式的范围。

在下文，将参照附图更详细地描述本发明构思的实施方式。

图1是示出根据本发明构思的实施方式的半导体存储器件的示意性方框图。

参照图1，半导体存储器件可以包括控制逻辑10和存储单元阵列20。控制逻辑10可以包括行解码器12、页面缓冲器14、列解码器16和控制电路18。存储单元陈列20可以包括多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每个可以包括多个存储单元、多条字线和多条位线。字线和位线可以电连接到存储单元。

行解码器12可以解码从外部源输入的地址信号以选择字线中的一条。在行解码器12中解码的地址信号可以提供到行驱动器(未示出)，行驱动器可以响应于控制电路18的控制信号将由电压产生电路(未示出)产生的字线电压提供到被选择的字线和未被选择的字线。提供到被选择的字线的字线电压可以不同于提供到未被选择的字线的字线电压。行解码器12可以公共地连接到多个存储块BLK0至BLKn并可以提供驱动信号(例如字线电压)到通过块选择信号选择的存储块(BLK0至BLKn之一)的字线。

页面缓冲器14可以通过位线连接到存储单元阵列20以读出存储在存储单元中的数据和写入数据到存储单元。页面缓冲器14可以连接到由从列解码器16解码的地址信号选择的位线。在写入或“编程”操作期间，页面缓冲器14可以暂时存储将被存储在存储单元中的数据。在读取操作期间，页面缓冲器14可以读出存储在存储单元中的数据。例如，页面缓冲器14可以在编程操作期间用作写入驱动器电路并可以在读取操作期间用作读出放大器电路。页面缓冲器14可以从控制电路18接收电力(例如电压或电流)并可以提供所接收的电力到所选择的位线。

列解码器16可以提供页面缓冲器14和外部设备(例如，存储器控制器)之间的数据传输通道。列解码器16可以解码从外部设备输入的地址信号以选择位线中的一条。列解码器16可以公共地连接到存储块BLK0到BLKn并可以提供数据到通过块选择信号选择的存储块(BLK0至BLKn之一)的位线。

控制电路18可以控制半导体存储器件的整个操作。控制电路18可以接收控制信号和外部电压并可以响应于所接收的控制信号而操作。控制电路18可以包括电压发生器，该电压发生器利用外部供应的电压产生对于内部操作所需的电压(例如编程电压、读出电压和/或擦除电压)。控制电路18可以响应于控制信号而进行读出操作、写入操作和/或擦除操作。

图2是示意地示出根据本发明构思的实施方式的半导体存储器件的部件的布置的截面图。图3A和图3B是示意地示出根据本发明构思的实施方式的半导体存储器件的部件的布置的平面图。

参照图2、图3A和图3B，半导体存储器件可以包括设置在基板100上的逻辑结构10和设置在逻辑结构10上的存储器结构20。逻辑结构10可以对应于图1的控制逻辑10，存储器结构20可以对应于图1的存储单元阵列20。

基板100可以包括电路区CR和邻近电路区CR的一个或多个边缘的连接区ER。当从平面图观看时，连接区ER可以包括每个平行于第一方向D1延伸的第一连接区ER1和第二连接区ER2以及每个垂直于第一方向D1延伸的第三连接区ER3和第四连接区ER4。换句话说，当从平面图观看时，第三连接区ER3和第四连接区ER4可以每个在与第一连接区ER1和第二连接区ER2延伸的方向垂直的方向上延伸。当从平面图观看时，电路区CR可以具有在第二方向D2上彼此相反的第一侧和第二侧以及在第一方向D1上彼此相反的第三侧和第四侧。第一连接区ER1和第二连接区ER2可以分别相邻于电路区CR的第一侧和第二侧，第三连接区ER3和第四连接区ER4可以分别相邻于电路区CR的第三侧和第四侧。这里，第一方向D1可以对应于字线(图4的WL0至WL3)延伸的方向，第二方向D2可以对应于位线(图4的BL)延伸以交叉字线WL0至WL3的方向。

逻辑结构10和存储器结构20可以顺序地层叠在基板100的电路区CR上。此外，逻辑结构10可以延伸到基板100的连接区ER上。换句话说，构成逻辑结构10的行解码器12、列解码器16、页面缓冲器14和控制电路18的一部分可以设置在电路区CR上，行解码器12、列解码器16、页面缓冲器14和控制电路18的另一部分可以设置在连接区ER上。在实施方式中，逻辑结构10的一部分可以设置在电路区CR和连接区ER两者上。

根据本发明构思的实施方式，图1的页面缓冲器14可以被分成两个部分。页面缓冲器14的这两个部分可以相邻于电路区CR的相应的第一侧和第二侧，因此可以在第二方向D2上彼此相反。换句话说，页面缓冲器14可以包括相邻于第一连接区ER1的第一页面缓冲器14_1和相邻于第二连接区ER2的第二页面缓冲器14_2。第一页面缓冲器14_1和第二页面缓冲器14_2可以垂直地交叠电路区CR。如这里所用的，如果垂直于基板的其上提供元件的主面的虚线交叉第一元件和第二元件两者，则第一元件“垂直地交叠”第二元件。图3A和图3B示出仅垂直地交叠电路区CR而不垂直地交叠连接区ER的第一页面缓冲器14_1和第二页面缓冲器14_2。然而，本发明构思不限于此。例如，在另一些实施方式中，第一页面缓冲器14_1的一部分也可以垂直地交叠第一连接区ER1，第二页面缓冲器14_2的一部分也可以垂直地交叠第二连接区ER2。

半导体存储器件的其它部件也可以被不同地布置。例如，控制电路18可以提供在电路区CR上以与存储器结构20垂直地交叠，如图3A所示。行解码器12和列解码器16可以提供在连接区ER上并可以不垂直地交叠存储器结构20。在示出的实施方式中，行解码器12被分成分别设置在第三连接区ER3和第四连接区ER4上的两个部分，列解码器16被分成分别设置在第一连接区ER1和第二连接区ER2上的两个部分。在一些实施方式中，如图3B所示，页面缓冲器14、列解码器16和一部分的控制电路18可以在电路区CR上从而与存储器结构20垂直地交叠。此外，行解码器12和控制电路18的其它部分可以在第一连接区ER1至第四连接区ER4上。另外，连接结构30可以设置在连接区ER的逻辑结构10上。然而，本发明构思不限于此。在另一些实施方式中，连接结构30可以设置在电路区CR上，不同于图2中示出的实施方式。

在一些实施方式中，连接到存储器结构20的存储单元的位线可以电连接到第一页面缓冲器14_1和第二页面缓冲器14_2。对于每对相邻的位线，该对中的第一位线可以连接到第一页面缓冲器14_1，该对中的第二位线可以连接到第二页面缓冲器14_2。位线可以布置为满足以上所述的两条位线的连接关系。因而，由于页面缓冲器14和位线具有以上所述的布置和连接关系，所以可以增大逻辑结构20的连接导线的设计规则，该逻辑结构20的连接导线将页面缓冲器14电连接到位线。这是因为连接导线被分成与页面缓冲器14的第一页面缓冲器14_1和第二页面缓冲器14_2的位置对应的相应组。这将在下面参照根据本发明构思的实施方式的半导体存储器件更详细地描述。

此外，页面缓冲器14、位线和将页面缓冲器14连接到位线的连接导线之间的上述关系可以应用于其它的元件(例如字线、或形成在存储器结构20上的上部互连)、连接到其它元件的其它逻辑电路(例如解码器、控制电路、或用于与外部设备交互的输入/输出电路)以及将所述其它的元件连接到其它逻辑电路的其它连接导线。

存储器结构20的每个存储单元可以包括电荷储存型存储元件(例如快闪存储器件)或可变电阻型存储元件(例如相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)或磁随机存取存储器(MRAM))。在一些实施方式中，存储单元可以具有NAND阵列结构。然而，本发明构思不限于此。在另一些实施方式中，存储单元可以具有另外的阵列结构(例如NOR阵列结构或AND阵列结构)。

图4是示出可被包括在根据本发明构思的一些实施方式的半导体存储器件中的存储器结构的实施方式的电路图。

参照图4，半导体存储器件的存储器结构可以包括至少一条公共源极线CSL、多条位线BL以及设置在公共源极线CSL与位线BL之间的多个单元串CSTR。

位线BL可以被二维地布置。多个单元串CSTR可以并联连接到每条位线BL。单元串CSTR可以共同连接到公共源极线CSL。换句话说，单元串CSTR可以设置在公共源极线CSL中的一条与位线BL中的多条之间。在一些实施方式中，可以提供多条公共源极线CSL。在这样的实施方式中，公共源极线CSL可以被二维地布置。在这样的实施方式中，相同的电压可以施加到所有的公共源极线CSL，或者，可选地，公共源极线CSL可以彼此独立地被电控制。

每个单元串CSTR可以包括连接到对应的公共源极线CSL的接地选择晶体管GST、连接到对应的位线BL的串选择晶体管SST以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST可以彼此串联地电连接。

公共源极线CSL可以公共地连接到接地选择晶体管GST的源极。设置在公共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL0至WL3和串选择线SSL可以分别用作接地选择晶体管GST的栅电极、存储单元晶体管MCT的栅电极和串选择晶体管SST的栅电极。每个存储单元晶体管MCT可以包括数据存储元件。

图5A是示出根据本发明构思的实施方式的半导体存储器件的平面图。图5B是沿图5A的线A-A'截取的截面图。图5C是与图5A的线A-A'对应的截面图，示出图5A的半导体存储器件的变型实施方式。

参照图5A和图5B，基板100可以被提供。基板100可以包括电路区CR和相邻于电路区CR的边缘的连接区。连接区可以包括以上参照图3A和3B描述的第一连接区ER1和第二连接区ER2。换句话说，第一连接区ER1和第二连接区ER2可以相邻于电路区CR的在第二方向D2上彼此相反的相应两侧而提供。以上参照图3A和3B描述的第三连接区ER3和第四连接区ER4从图5A省略以简化附图及相关的描述，但是将理解，第三连接区ER3和第四连接区ER4可以被包括在图5A和5B的半导体存储器件中。

基板100可以是具有第一导电类型(例如P型)的半导体基板。半导体基板可以包括例如单晶硅层、绝缘体上硅(SOI)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。

逻辑结构10和存储器结构20可以顺序地层叠在基板100上。逻辑结构10可以包括逻辑电路，诸如图1的行解码器12和列解码器16、图1的页面缓冲器14和图1的控制电路18。逻辑电路可以遍及基板100的整个顶表面(即，电路区CR和连接区的顶表面)延伸。在一些实施方式中，至少页面缓冲器14可以提供在电路区CR上。页面缓冲器14可以包括相邻于第一连接区ER1的第一页面缓冲器14_1和相邻于第二连接区ER2的第二页面缓冲器14_2，如以上参照图3A和3B所述。如图5B所示，第一页面缓冲器14_1可以包括多个第一逻辑晶体管TR1，第二页面缓冲器14_2可以包括多个第二逻辑晶体管TR2。将理解的，仅几个代表性的晶体管在图5B中示出，逻辑结构10的其它元件还可以包括没有在图5B中示出的晶体管和其它元件。第一逻辑晶体管TR1和第二逻辑晶体管TR2可以形成在由器件隔离层102限定的有源区上。此外，逻辑结构10还可以包括连接到第一逻辑晶体管TR1的多条第一连接导线L1和连接到第二逻辑晶体管TR2的多条第二连接导线L2。第一连接导线L1延伸到第一连接区ER1上，第二连接导线L2延伸到第二连接区ER2上。第一连接导线L1和第二连接导线L2将在下面更详细地描述。

逻辑结构10还可以包括下部互连120、下部接触122和下部绝缘层。下部互连120和下部接触122可以电连接到逻辑电路(例如，第一逻辑晶体管TR1和第二逻辑晶体管TR2)，下部绝缘层可以覆盖下部互连120和下部接触122。下部绝缘层可以包括第一下部绝缘层112、第二下部绝缘层114和第三下部绝缘层116。然而，本发明构思不限于此。第一下部绝缘层112、第二下部绝缘层114和第三下部绝缘层116中的每个可以包括例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。

存储器结构20可以设置在电路区CR的第三下部绝缘层116上。存储器结构20可以包括半导体层130、在半导体层130上的层叠结构ST以及穿过层叠结构ST的有源柱AP。

半导体层130可以不延伸到连接区中。因此，第三下部绝缘层116的在第一连接区ER1和第二连接区ER2中的部分可以被半导体层130暴露。半导体层130可以包括单晶硅层或多晶硅层。半导体层130可以具有第一导电类型(例如P型)。缓冲绝缘层152可以提供在半导体层130和层叠结构ST之间。例如，缓冲绝缘层152可以包括硅氧化物层。

层叠结构ST可以包括交替地层叠在缓冲绝缘层152上的绝缘图案155和电极。电极可以包括顺序地层叠在半导体层130上的接地选择线GSL、字线WL和串选择线SSL，使绝缘图案155在它们之间。绝缘图案155可以包括硅氧化物。电极(包括GSL、WL和SSL)可以包括掺杂的硅、金属(例如钨)、金属氮化物、金属硅化物、或其任何组合。接地选择线GSL、字线WL和串选择线SSL可以电连接到以上参照图1描述的行解码器12。行解码器12可以施加电压到接地选择线GSL、字线WL和串选择线SSL的每个。九条字线WL在图5B中示出。然而，本发明构思不限于此。字线WL的数目可以小于九或大于九。

每个有源柱AP的一端(例如底端)可以物理地和/或电连接到半导体层130。有源柱AP可以布置在第一方向(在图5A中的方向D1)上延伸的列中。在一些实施方式中，当从平面图观看时，有源柱AP可以布置成Z字形图案。可选地，当从平面图观看时，有源柱AP可以布置成形成矩阵的行和列。每个有源柱AP可以包括半导体图案。半导体图案可以包括掺杂有第一导电类型的掺杂剂的硅或硅锗。每个有源柱AP可以具有中空的圆柱形状(例如通心粉形状)，所以内部孔可以被限定在每个有源柱AP中。每个有源柱AP的内部孔可以用填充绝缘层158填充。填充绝缘层158可以是例如硅氧化物。导电垫D可以提供在每个有源柱AP的顶端上。导电垫D可以是掺杂有掺杂剂的半导体材料或可以是另外的导电材料。

存储器结构20还可以包括设置在每个有源柱AP与电极(包括GSL、WL和SSL)之间的数据存储元件DS。数据存储元件DS可以包括相邻于电极(包括GSL、WL和SSL)的阻挡绝缘层、相邻于有源柱AP的隧道绝缘层以及在阻挡绝缘层和隧道绝缘层之间的电荷存储层。

阻挡绝缘层可以包括铪氧化物层、铝氧化物层和/或硅氧化物层。铪氧化物层、铝氧化物层和/或硅氧化物层的堆叠顺序可以被不同地改变。隧道绝缘层可以包括硅氧化物。电荷存储层可以包括电荷捕获层或包括导电纳米颗粒的绝缘层。电荷捕获层可以包括例如硅氮化物。存储在数据存储层DS中的数据可以利用Fowler-Nordheim隧穿而被改变，该Fowler-Nordheim隧穿响应于在包括半导体图案的有源柱AP与电极之间的电压差异的施加而发生。可选地，数据存储元件DS可以包括能够基于另一操作原理存储数据的薄层，例如用于相变存储器的薄层或用于可变电阻存储器的薄层。

多个层叠结构ST可以被提供。每个层叠结构ST可以在第一方向D1上延伸并且层叠结构ST可以在第二方向D2上彼此间隔开，该第二方向D2交叉(例如垂直于)第一方向D1。公共源极区170可以提供在相邻的层叠结构ST之间的半导体层130中。每个公共源极区170可以在第一方向D1上延伸。公共源极区170可以具有第二导电类型(例如N型)。公共源极插塞173可以提供在相邻的层叠结构ST之间并可以连接到公共源极区170中的相应的公共源极区。隔离绝缘层175可以提供在每个公共源极插塞173的两侧以使每个公共源极插塞173与邻近其的层叠结构ST隔离。在半导体存储器件的读出或编程操作期间，接地电压可以通过公共源极插塞173施加到公共源极区170。在一些实施方式中，每个公共源极插塞173可以在第一方向D1上延伸并可以具有在第二方向上的基本均一的上部宽度。在这样的实施方式中，隔离绝缘层175可以具有间隔物形状并可以在每个层叠结构ST的侧壁上。换句话说，提供在相邻的层叠结构ST之间的隔离绝缘层175可以彼此面对并使公共源极插塞173在其间。在另一些实施方式中，隔离绝缘层175可以填充相邻的层叠结构ST之间的空间，公共源极插塞173(或多个公共源极插塞173)可以具有柱形状并可以穿过隔离绝缘层175以局部地连接到公共源极区170。

第一上部绝缘层140可以提供在第一连接区ER1和第二连接区ER2上以覆盖半导体层130的侧壁和第三下部绝缘层116的暴露的顶表面。第二上部绝缘层160可以提供在第一上部绝缘层140上以覆盖层叠结构ST的外侧壁。虽然没有在附图中示出，但是层叠结构ST的电极(包括GSL、WL和SSL)的端部可以具有阶梯结构。

第三上部绝缘层180可以提供在层叠结构ST和第二上部绝缘层160上，第四上部绝缘层190可以提供在第三上部绝缘层180上。位线接触185可以穿过第三上部绝缘层180。位线BL可以提供在第四上部绝缘层190中。位线BL可以通过位线接触185和导电垫D电连接到有源柱AP。第一至第四上部绝缘层140、160、180和190中的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。

根据本发明构思的实施方式，一对相邻的位线BL中的一条可以电连接到第一页面缓冲器14_1，该对相邻的位线BL中的另一条可以电连接到第二页面缓冲器14_2。换句话说，位线BL可以成对地布置，其中每对包括彼此相邻的第一位线BL1和第二位线BL2。第一位线BL1电连接到第一页面缓冲器14_1，第二位线BL2电连接到第二页面缓冲器14_2。位线BL可以配置为使得第一位线BL1和第二位线BL2沿着第一方向D1交替且重复地布置。

第一位线BL1的端部可以延伸到第一连接区ER1上并可以延伸到或可以不延伸到第二连接区ER2上。第一位线BL1可以通过第一连接接触C1和第一连接导线L1电连接到第一页面缓冲器14_1的第一逻辑晶体管TR1。在第一连接区ER1上，每条第一连接导线L1可以垂直地交叠第一位线BL1中的对应的一条。第一连接接触C1可以设置在第一连接区ER1上并可以穿过第一上部绝缘层140、第二上部绝缘层160和第三上部绝缘层180以及第二下部绝缘层114和第三下部绝缘层116。在一些实施方式中，第一连接接触C1的第一端可以直接接触第一位线BL1中的相应的一条，第一连接接触C1的第二端可以直接接触第一连接导线L1中的相应的一条。

同样地，第二位线BL2的端部可以延伸到第二连接区ER2上并可以延伸到或可以不延伸到第一连接区ER1上。第二位线BL2可以通过第二连接接触C2和第二连接导线L2电连接到第二页面缓冲器14_2的第二逻辑晶体管TR2。在第二连接区ER2上，每条第二连接导线L2可以垂直地交叠第二位线BL2中的对应的一条。第二连接接触C2可以设置在第二连接区ER2上并可以穿过第一上部绝缘层140、第二上部绝缘层160和第三上部绝缘层180以及第二下部绝缘层114和第三下部绝缘层116。在一些实施方式中，第二连接接触C2的第一端可以直接接触第二位线BL2中的相应的一条，第二连接接触C2的第二端可以直接接触第二连接导线L2中的相应的一条。参照图2、3A和3B描述的连接结构30可以包括第一连接接触C1和第二连接接触C2。

位线BL可以具有基本上相同的宽度并可以彼此间隔开基本相等的距离。例如，每条位线BL可以具有第一宽度w1，相邻的位线BL可以彼此间隔开第一距离d1。换句话说，位线BL可以具有被限定为第一宽度w1和第一距离d1之和的第一节距。位线BL的第一端部可以在第一连接区ER1上沿着第一方向D1彼此对准，位线BL的第二端部可以在第二连接区ER2上沿着第一方向D1彼此对准。在本实施方式中，每条位线BL的两个端部(即，第一端部和第二端部)可以分别延伸到第一连接区ER1和第二连接区ER2上。然而，本发明构思不限于此。在另一些实施方式中，每条第一位线BL1的一个端部可以不延伸到第一连接区ER1上，和/或每条第二位线BL2的一个端部可以不延伸到第二连接区ER2上。例如，如图5C所示，在另一示例实施方式中，每条第二位线BL2的一个端部(左端部)可以延伸到第一连接区ER1上，而每条第二位线BL2的另一个端部可以不延伸到第二连接区ER2上。在这样的实施方式中，第二连接导线L2可以不延伸到第二连接区ER2上。在此情况下，第二位线BL2可以通过第二连接接触C2电连接到第二连接导线L2，该第二连接接触C2穿过设置在相邻的层叠结构ST之间的隔离绝缘层175。换句话说，第二连接接触C2可以穿过电路区CR上的第三上部绝缘层180、隔离绝缘层175、半导体层130、第三下部绝缘层116和第二下部绝缘层114。尽管没有在附图中示出，但是如果每条第一位线BL1的一个端部延伸到第二连接区ER2上而每条第一位线BL1的另一个端部不延伸到第一连接区ER1上，则第一位线BL1可以通过设置在相邻的层叠结构ST之间的第一连接接触C1电连接到第一连接导线L1。

再次参照图5A和5B，根据本发明构思的实施方式，相邻的第一连接导线L1之间的第二距离d2可以大于相邻的位线BL之间的第一距离d1。同样地，相邻的第二连接导线L2之间的第三距离d3可以大于相邻的位线BL之间的第一距离d1。例如，第二距离d2和第三距离d3的每个可以基本上等于第一距离d1的两倍。在一些实施方式中，第二距离d2可以基本上等于第三距离d3。然而，本发明构思不限于此。

第一连接导线L1和第二连接导线L2的每个的宽度可以大于位线BL的第一宽度w1。换句话说，每条第一连接导线L1可以具有比第一宽度w1大的第二宽度w2，每条第二连接导线L2可以具有比第一宽度w1大的第三宽度w3。在一些实施方式中，第二宽度w2和第三宽度w3的每个可以基本上等于第一宽度w1的两倍。在另一些实施方式中，第二宽度w2和第三宽度w3的每个可以大于第一宽度w1的两倍并且小于第一宽度w1的三倍。在一些实施方式中，第二宽度w2可以基本上等于第三宽度w3。然而，本发明构思不限于此。因而，第一连接导线L1的第二节距可以大于位线BL的第一节距，第二连接导线L2的第三节距可以大于位线BL的第一节距。在一些实施方式中，第二节距可以基本上等于第三节距。这里，第一连接导线L1的第二节距可以被定义为第二宽度w2和第二距离d2之和，第三节距可以被定义为第三宽度w3和第三距离d3之和。

还将理解的，第一位线BL1和第二位线BL2和/或第一连接导线L1和第二连接导线L2不需要具有恒定的宽度，如将在下面更详细描述的。在这样的情况下，一个或多个第一连接导线L1的平均宽度可以大于一个或多个第一位线BL1的平均宽度，和/或一个或多个第二连接导线L2的平均宽度可以大于一个或多个第二位线BL2的平均宽度。对于包括多个区段的位线(或连接导线)，其中每个区段具有恒定的宽度，平均宽度可以被确定为每个区段的宽度乘以该区段的长度之和然后整个再除以区段的数目。例如，如果位线在其任一端部具有加宽的区域(其具有3微米的宽度)，其中每个加宽的区域在长度上为2微米，并具有连接该两个加宽的端部的线部分，其中线部分具有1微米的宽度和20微米的长度，则位线的平均宽度将是[(3*2)+(1*20)+(3*2)]/24＝32/24＝1.33微米。

第一连接导线L1和第二连接导线L2可以具有能够在用于形成存储器结构20和/或位线BL的工艺的最大温度(在下文，被称为“工艺临界温度”)防止工艺缺陷(例如凸起物缺陷)的物理性能。换句话说，第一连接导线L1和第二连接导线L2可以由在工艺临界温度具有耐热性能的导电材料形成。例如，第一连接导线L1和第二连接导线L2可以包括具有比工艺临界温度高的熔点的至少一种材料(例如钨)。位线BL的导电材料的电阻率可以低于第一连接导线L1和第二连接导线L2的导电材料的电阻率。例如，位线BL的导电材料可以包括可能在低于工艺临界温度的温度引起工艺缺陷的低电阻率材料(例如铜或铝)。由于位线BL在存储器结构20之后形成，所以具有低熔点的低电阻率材料可以用作位线BL的导电材料。由于制造工艺的上述限制，第一连接导线L1和第二连接导线L2的电阻率可以比位线BL的电阻率高。这会引起半导体存储器件的电特性的劣化。然而，根据本发明构思的实施方式，页面缓冲器14可以被分成相邻于存储器结构20的两侧的第一页面缓冲器14_1和第二页面缓冲器14_2，因此可以增大将位线BL连接到页面缓冲器14的连接导线L1和第二连接导线L2的宽度。结果，第一连接导线L1和第二连接导线L2的电阻特性可以改善以提高半导体存储器件的电特性。

此外，由于第一连接导线L1和第二连接导线L2的宽度增大，所以可以更容易地布置和形成第一连接接触C1和第二连接接触C2，该第一连接接触C1和第二连接接触C2分别将第一连接导线L1和第二连接导线L2电连接到位线BL。因而，可以更容易地实现高度集成的半导体存储器件。

在下文将描述根据本发明构思的实施方式的制造半导体存储器件的方法。图6A至图12A是示出制造半导体存储器件的方法的平面图。图6B至图12B是分别沿图6A至图12A的线A-A'截取的截面图。

参照图6A和图6B，可以提供包括电路区CR和连接区的基板100。连接区可以包括提供在电路区CR的相反两侧的第一连接区ER1和第二连接区ER2。基板100可以是具有第一导电类型(例如P型)的半导体基板。半导体基板100可以包括单晶硅层、绝缘体上硅(SOI)、形成在硅锗(SiGe)层上的硅层、形成在绝缘层上的单晶硅层和形成在绝缘层上的多晶硅层中的至少一个。

逻辑结构10可以形成在基板100上。逻辑结构10可以包括形成逻辑电路的多个逻辑晶体管。逻辑晶体管可以形成在基板100中的由器件隔离层102限定的有源区上。在电路区CR上，逻辑晶体管可以包括构成第一页面缓冲器14_1的第一逻辑晶体管TR1和构成第二页面缓冲器14_2的第二逻辑晶体管TR2。第一逻辑晶体管TR1可以相邻于第一连接区ER1，第二逻辑晶体管TR2可以相邻于第二连接区ER2。下部绝缘层可以形成在基板100上以覆盖逻辑晶体管。下部绝缘层可以包括第一下部绝缘层112、第二下部绝缘层114和第三下部绝缘层116。第一至第三下部绝缘层112、114和116的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。

下部互连120和下部接触122可以形成在下部绝缘层中，连接到逻辑晶体管TR1、TR2。此外，第一连接导线L1和第二连接导线L2可以形成在下部绝缘层中。第一连接导线L1可以电连接到第一逻辑晶体管TR1，第二连接导线L2可以电连接到第二逻辑晶体管TR2。第一连接导线L1可以延伸到第一连接区ER1上，第二连接导线L2可以延伸到第二连接区ER2上。每条第一连接导线L1可以具有第二宽度w2，相邻的第一连接导线L1可以彼此间隔开第二距离d2。每条第二连接导线L2可以具有第三宽度w3，相邻的第二连接导线L2可以彼此间隔开第三距离d3。第一连接导线L1和第二连接导线L2可以布置成具有等于或大于由光刻工艺实现的最小节距的节距的图案。换句话说，第一连接导线L1和第二连接导线L2可以使用单个图案化技术形成。例如，导电层可以形成在第一下部绝缘层112上，导电层可以被图案化以形成第一连接导线L1和第二连接导线L2。导电层可以包括例如钨。在本实施方式中，第一连接导线L1和第二连接导线L2形成在第一下部绝缘层112上。然而，本发明构思的实施方式不限于此。

参照图7A和图7B，半导体层130可以形成在第三下部绝缘层116上。在一些实施方式中，半导体层130可以包括硅外延层并可以具有单晶结构。在这样的实施方式中，接触孔(未示出)可以形成为穿过第一至第三下部绝缘层112、114和116。接触孔可以暴露基板100。半导体层130可以通过选择外延生长(SEG)法或固相外延(SPE)法形成为填充接触孔并覆盖第三下部绝缘层116。此后，设置在接触孔中的半导体层130可以被去除，然后接触孔可以用绝缘层填充。在一些实施方式中，半导体层130可以是多晶硅层。设置在第一连接区ER1和第二连接区ER2上的半导体层130可以被去除以暴露第三下部绝缘层116。接下来，第一上部绝缘层140可以形成在第一连接区ER1和第二连接区ER2的第三下部绝缘层116上从而覆盖半导体层130的侧壁。

参照图8A和8B，缓冲绝缘层152可以形成在半导体层130上和在第一上部绝缘层140上。例如，缓冲绝缘层152可以包括硅氧化物层。缓冲绝缘层152可以通过例如热氧化工艺形成。薄层结构150可以形成在缓冲绝缘层152上。薄层结构150可以包括交替地层叠在缓冲绝缘层152上的牺牲层153和绝缘层154。每个绝缘层154可以包括例如硅氧化物层。牺牲层153可以包括具有与缓冲绝缘层152和绝缘层154的湿蚀刻特性不同的湿蚀刻特性的材料。每个牺牲层153可以包括例如硅氮化物层、硅氮氧化物层、多晶硅层、或多晶硅锗层。牺牲层153和绝缘层154中的每个可以通过例如化学气相沉积(CVD)法形成。

参照图9A和9B，垂直孔可以形成为穿过电路区CR上的薄层结构150。垂直孔可以暴露半导体层130。有源柱AP可以形成在各垂直孔中。每个有源柱AP的一端可以连接到半导体层130。每个有源柱AP可以包括半导体图案。半导体图案可以包括掺杂有第一导电类型的掺杂剂的硅或硅锗。每个有源柱AP可以具有中空的圆柱形状(例如通心粉形状)，所以内部孔可以限定在每个有源柱AP中。每个有源柱AP的内部孔可以用填充绝缘层158填充。设置在第一连接区ER1和第二连接区ER2上的绝缘层154和牺牲层153可以被去除。为了说明的容易和方便，在图9A和9B中，绝缘层154和牺牲层153的邻近第一连接区ER1和第二连接区ER2的侧壁彼此垂直地对准。然而，本发明构思不限于此。具体地，绝缘层154和牺牲层153的端部可以具有阶梯结构。第二上部绝缘层160可以形成在第一连接区ER1和第二连接区ER2上以覆盖绝缘层154的侧壁和牺牲层153的侧壁。

在以上描述中，半导体层130在参照图7A和7B描述的工艺中被预先蚀刻。然而，本发明构思不限于此。在另一些实施方式中，当第一连接区ER1和第二连接区ER2的绝缘层154和牺牲层153被去除时半导体层130可以被蚀刻。在此情况下，可以省略第一上部绝缘层140，第二上部绝缘层160也可以覆盖半导体层130的侧壁。

参照图10A和10B，薄层结构150可以被图案化以形成在第一方向D1上延伸的沟槽165。沟槽165可以暴露半导体层130。沟槽165可以将薄层结构150划分成在第二方向D2上彼此分开的区段。图案化的绝缘层154可以被定义为绝缘图案155。

通过沟槽165暴露的牺牲层153可以被选择性地去除以形成凹进区RS。凹进区RS可以对应于通过牺牲层153的去除形成的空的区域并可以由有源柱AP和绝缘图案155限定。如果牺牲层153包括硅氮化物层或硅氮氧化物层，则牺牲层153可以使用包括磷酸的蚀刻溶液去除。

参照图11A和11B，数据存储元件DS可以通过沟槽165形成在每个凹进区RS中。数据存储元件DS可以包括阻挡绝缘层、隧道绝缘层和设置在阻挡绝缘层和隧道绝缘层之间的电荷存储层。导电层(未示出)可以形成为填充具有数据存储元件DS的凹进区RS。导电层可以由掺杂的多晶硅层、金属层(例如钨层)和金属氮化物层中的至少一个形成。在实施方式中，导电层可以包括金属氮化物层和设置在金属氮化物层上的金属层。导电层可以通过例如原子层沉积(ALD)法形成。在参照图9A和9B描述的工艺中，在形成有源柱AP之前，数据存储元件DS的至少一部分可以形成在垂直孔的侧壁上。

然后，导电层的在凹进区RS外面(例如在沟槽165中)的部分可以被去除以在相应的凹进区RS中形成电极(包括GSL、WL和SSL)并暴露半导体层130。绝缘图案155和电极(包括GSL、WL和SSL)可以构成层叠结构ST。第二导电类型的掺杂剂离子可以注入到暴露的半导体层130中以形成公共源极区170。导电垫D可以形成在有源柱AP的顶端部分上。

参照图12A和12B，公共源极插塞173可以形成在沟槽165中。公共源极插塞173可以包括金属(例如钨、铜或铝)。公共源极插塞173可以电连接到公共源极区170。一个或多个隔离绝缘层175可以形成在公共源极插塞173和沟槽165的内侧壁之间。

第三上部绝缘层180可以形成在层叠结构ST和第二上部绝缘层160上。位线接触185可以形成为穿过第三上部绝缘层180以电连接到相应的有源柱AP。

第一连接接触C1可以形成在第一连接区ER1上。第一连接接触C1可以穿过第三上部绝缘层180、第二上部绝缘层160、第一上部绝缘层140、第三下部绝缘层116和第二下部绝缘层114以连接到第一连接区ER1上的第一连接导线L1。第二连接接触C2可以形成在第二连接区ER2上。第二连接接触C2可以穿过第三上部绝缘层180、第二上部绝缘层160、第一上部绝缘层140、第三下部绝缘层116和第二下部绝缘层114以连接到第二连接区ER2上的第二连接导线L2。

再次参照图5A和5B，第四上部绝缘层190可以形成在第三上部绝缘层180上。位线BL可以形成在第四上部绝缘层190中。每条位线BL的第一端部和第二端部可以分别延伸到第一连接区ER1和第二连接区ER2上。一对相邻的位线BL中的第一条可以连接到第一连接接触C1，该对相邻的位线BL中的第二条可以连接到第二连接接触C2。换句话说，位线BL可以包括通过第一连接接触C1和第一连接导线L1连接到第一页面缓冲器14_1的第一位线BL1以及通过第二连接接触C2和第二连接导线L2连接到第二页面缓冲器14_2的第二位线BL2。每条位线BL可以具有第一宽度w1，相邻的位线BL可以彼此间隔开第一距离d1。位线BL可以形成为具有比通过光刻工艺实现的最小节距小的节距。为了实现这个，位线BL可以使用双图案化技术形成。在实施方式中，多个凹槽可以形成在第四上部绝缘层190中，位线BL可以分别形成在该多个凹槽中。第四上部绝缘层190中的凹槽可以使用双图案化技术形成。位线BL可以包括导电材料(例如铜或铝)。

在下文，将参照图13A至13D更详细地描述形成位线BL的方法。图13A至13D是沿交叉位线的方向截取的截面图，用于示出形成位线BL的方法。

参照图13A，第四上部绝缘层190可以形成在第三上部绝缘层180上，硬掩模层可以形成在第四上部绝缘层190上。在一些实施方式中，硬掩模层可以包括设置在第四上部绝缘层190上的第一掩模层60以及设置在第四上部绝缘层190和第一掩模层60之间的第二掩模层50。第二掩模层50可以由相对于第四上部绝缘层190具有蚀刻选择性的材料形成。例如，第二掩模层50可以包括多晶硅。第一掩模层60可以由相对于第二掩模层50具有蚀刻选择性的材料形成。例如，第一掩模层60可以包括无定形碳层(ACL)。虽然没有示出，但是第一掩模层60还可以包括包含硅的材料(例如SiON)。在本实施方式中，硬掩模层可以具有双层结构。然而，本发明构思不限于此。

牺牲图案70可以形成在第一掩模层60上。在一些实施方式中，牺牲层可以形成在第一掩模层60上，可以对牺牲层执行图案化工艺以形成牺牲图案70。例如，牺牲层可以包括硬掩模上旋涂(SOH)层。每个牺牲图案70可以具有在第二方向D2上延伸的线形。牺牲图案70可以在垂直于第二方向D2的第一方向D1上彼此间隔开。牺牲图案70可以具有基本相同的宽度a1并可以彼此间隔开距离a2。换句话说，牺牲图案70可以具有被定义为宽度a1和距离a2之和的节距。牺牲图案70之间的距离a2可以大于牺牲图案70的宽度a1。牺牲图案70的节距可以例如对应于通过光刻工艺实现的最小节距。

间隔物75可以形成在牺牲图案70的侧壁上。在一些实施方式中，间隔物75可以通过以下形成：在硬掩模层上形成间隔层以共形地覆盖牺牲图案70，然后对间隔层执行毯式各向异性蚀刻工艺直到第一掩模层60被暴露以形成间隔物75。间隔层可以包括例如硅氧化物层。间隔层可以通过原子层沉积(ALD)工艺形成。在实施方式中，每个间隔物75的宽度a3可以对应于牺牲图案70之间的距离a2的大约三分之一。然而，本发明构思不限于此。

参照图13B，牺牲图案70可以被去除。在一些实施方式中，牺牲图案70可以通过蚀刻工艺去除，该蚀刻工艺使用相对于间隔物75和第一掩模层60具有蚀刻选择性的蚀刻配方。随后，第一掩模层60可以利用间隔物75作为蚀刻掩模来蚀刻以形成第一掩模图案60a。第一掩模图案60a之间的距离可以基本上等于牺牲图案70的宽度a1。

参照图13C，第二掩模层50可以利用第一掩模图案60a作为蚀刻掩模蚀刻以形成第二掩模图案50a。当从平面图观看时，第二掩模图案50a可以具有与第一掩模图案60a基本上相同的形状。间隔物75可以在用于形成第二掩模图案50a的蚀刻工艺期间被去除。可选地，间隔物75可以在形成第二掩模图案50a之前被去除。第一掩模图案60a和第二掩模图案50a可以暴露第四上部绝缘层190。

参照图13D，第四上部绝缘层190可以利用第一掩模图案60a和第二掩模图案50a作为蚀刻掩模来蚀刻以在第四上部绝缘层190中形成凹槽192。随后，第一掩模图案60a和第二掩模图案50a可以被去除。此后，凹槽192可以用导电材料(例如铜或铝)填充，从而形成位线BL。因此，可以形成具有比通过光刻工艺实现的最小节距小的节距的位线BL。

由于位线BL利用以上描述的双图案化技术形成，所以制造半导体存储器件的工艺会是复杂的。相反地，连接到位线BL的连接导线可以被分成第一连接导线L1和第二连接导线L2，所以用于第一连接导线L1和第二连接导线L2的形成的设计规则可以增大。因而，第一连接导线L1和第二连接导线L2可以更容易地形成，并可以不需要更昂贵的光刻装置和/或复杂的双图案化技术。因此，可以简化制造半导体存储器件的工艺并可以降低半导体存储器件的制造成本。

图14A是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。图14B是沿图14A的线A-A'截取的截面图。在本实施方式中，与以上实施方式中描述的相同的元件将由相同的附图标记或相同的参考指示符表示，对这些元件的描述将仅被简要地提及或可以一并被省略。

参照图14A和图14B，本实施方式的半导体存储器件还可以包括提供在第二下部绝缘层114上的连接导电垫。连接导电垫可以包括提供在第一连接区ER1上的第一连接导电垫P1和提供在第二连接区ER2上的第二连接导电垫P2。第一连接接触C1可以直接接触第一连接导电垫P1，第二连接接触C2可以直接接触第二连接导电垫P2。第一连接导电垫P1和第二连接导电垫P2中的每个的宽度w4可以大于位线BL的宽度w1以及第一连接导线L1的宽度w2和第二连接导线L2的宽度w3。由于具有相对大的宽度的第一连接导电垫P1和第二连接导电垫P2形成在位线BL与第一连接导线L1和第二连接导线L2之间，所以可以提高对于第一连接接触C1和第二连接接触C2的对准余量，并可以减少或防止由未对准引起的缺陷(例如桥连缺陷)。

第一下部连接接触124a可以设置在第一连接区ER1的第二下部绝缘层114中以将第一连接导电垫P1电连接到第一连接导线L1。第二下部连接接触124b可以设置在第二连接区ER2的第二下部绝缘层114中以将第二连接导电垫P2电连接到第二连接导线L2。根据本实施方式的半导体存储器件的其它元件可以与参照图5A和5B描述的半导体存储器件的对应元件相同或相似。

图15是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。虽然没有在附图中示出，但是与图15的线A-A'对应的截面图可以与图5B相同或相似。在本实施方式中，与以上实施方式中描述的相同的元件将由相同的附图标记或相同的参考指示符表示，对这些元件的描述将仅被简要地提及或可以一并被省略。

参照图15，第一位线BL1的第一端部可以延伸到第一连接区ER1上，而第一位线BL1的第二端部可以不延伸到第二连接区ER2上。在第一连接区ER1上，每条第一位线BL1的第一端部的宽度可以大于每条第一位线BL1的线部分的第一宽度w1。类似地，第二位线BL2的第一端部可以不延伸到第一连接区ER1上，而第二位线BL2的第二端部可以延伸到第二连接区ER2上。在第二连接区ER2上，每条第二位线BL2的第二端部的宽度可以大于每条第二位线BL2的线部分的第一宽度w1。

在第一连接区ER1上，第一连接导线L1的形状可以对应于第一位线BL1的形状。换句话说，每条第一连接导线L1的端部的宽度可以大于每条第一连接导线L1的线部分的第二宽度w2。同样地，在第二连接区ER2上，第二连接导线L2的形状可以对应于第二位线BL2的形状。换句话说，每条第二连接导线L2的端部的宽度可以大于每条第二连接导线L2的线部分的第三宽度w3。因此，可以提高第一连接接触C1和第二连接接触C2的对准余量而不用额外的第一连接导电垫P1和第二连接导电垫P2。根据本实施方式的半导体存储器件的其它元件可以与参照图5A和5B描述的半导体存储器件的对应元件相同或相似。

图16是示出根据本发明构思的另一实施方式的半导体存储器件的平面图。虽然没有在附图中示出，但是与图16的线A-A'对应的截面图可以与图5B相同或相似。图16的半导体存储器件可以与图15的半导体存储器件基本上相同或相似，除了在每个连接区上一些位线BL的端部的位置不同于其它位线BL的端部的位置之外。在本实施方式中，与以上实施方式相同的元件的描述可以仅被简要地提及或可以一并被省略。

参照图16，在第一连接区ER1上，相邻的第一位线BL1的端部的位置(例如，在第二方向D2上的坐标)可以彼此不同。当从平面图观看时，第一位线BL1的端部可以在与第二方向D2相反的方向上从电路区CR突出。相邻的第一位线BL1的端部的突出长度可以彼此不同。换句话说，一对相邻的第一位线BL1中的第一条的突出长度可以大于该对相邻的第一位线BL1中的第二条的突出长度。第一位线BL1可以以这样的方式沿着第一方向D1重复地布置以满足上述的位置关系。

同样地，在第二连接区ER2上，相邻的第二位线BL2的端部的位置(例如，在第二方向D2上的坐标)可以彼此不同。当从平面图观看时，第二位线BL2的端部可以在第二方向D2上从电路区CR突出。相邻的第二位线BL2的端部的突出长度可以彼此不同。换句话说，一对相邻的第二位线BL2中的第一条的突出长度可以大于该对相邻的第二位线BL2中的第二条的突出长度。第二位线BL2可以以这样的方式沿着第一方向D1重复地布置以满足上述的位置关系。由于第一位线BL1和第二位线BL2具有如上所述的位置关系，所以可以增大在第一连接区ER1上的相邻的第一位线BL1的端部之间的距离以及在第二连接区ER2上的相邻的第二位线BL2的端部之间的距离。因而，第一位线BL1和第二位线BL2的端部的宽度可以增大以更容易地形成第一连接接触C1和第二连接接触C2。第一连接导线L1的形状可以对应于第一连接区ER1上的第一位线BL1的形状。换句话说，当从平面图观看时，相邻的第一连接导线L1的突出长度可以彼此不同。同样地，第二连接导线L2的形状可以对应于第二连接区ER2上的第二位线BL2的形状。换句话说，当从平面图观看时，相邻的第二连接导线L2的突出长度可以彼此不同。

图17是示出包括在根据本发明构思的实施方式的半导体存储器件中的存储器结构的实施方式的电路图。

参照图17，根据本实施方式的存储器结构20可以包括公共源极线CSL、多条位线BL以及在公共源极线CSL与位线BL之间的单元串CSTR。

公共源极线CSL可以是设置在基板上的导电层，位线BL可以是设置在基板上的导电图案(例如金属线)。

单元串CSTR可以包括分别连接到多条位线BL的多个上部串CSTR1和连接到公共源极线CSL的一个下部串CSTR2。多个上部串CSTR1可以共同连接到所述一个下部串CSTR2。每个上部串CSTR1可以通过相应的开关元件SW连接到下部串CSTR2。连接到上部串CSTR1的开关元件SW可以被电控制以接收相同的电压。

每个上部串CSTR1可以包括连接到每条位线BL的串选择晶体管SST以及设置在串选择晶体管SST和开关元件SW之间的多个上部存储单元晶体管MCT1。串选择晶体管SST和上部存储单元晶体管MCT1可以彼此串联连接。下部串CSTR2可以包括连接到公共源极线CSL的接地选择晶体管GST以及设置在接地选择晶体管GST与开关元件SW之间的多个下部存储单元晶体管MCT2。接地选择晶体管GST和下部存储单元晶体管MCT2可以彼此串联连接。

设置在位线BL和开关元件SW之间的串选择线SSL和上部字线WL1(0)至WL1(3)可以分别用作串选择晶体管SST的栅电极和上部存储单元晶体管MCT1的栅电极。设置在公共源极线CSL和开关元件SW之间的接地选择线GSL和下部字线WL2(0)至WL2(3)可以分别用作接地选择晶体管GST的栅电极和下部存储单元晶体管MCT2的栅电极。上部存储单元晶体管MCT1和下部存储单元晶体管MCT2的每个可以包括数据存储元件。

分别连接到多条位线BL的多个上部串CSTR1可以共同连接到所述一个下部串CSTR2，所述一个下部串CSTR2连接到公共源极线CSL。因此，包括分别连接到位线BL的串选择晶体管SST的上部串CSTR1可以共用所述一个下部串CSTR2中包括的接地选择晶体管GST。换句话说，连接到不同的位线BL从而彼此独立操作的上部串CSTR1可以共同连接到所述一个下部串CSTR2以共用接地选择晶体管GST，所以可以实现高度集成的半导体存储器件。

图18是示出根据本发明构思的另一实施方式的半导体存储器件的截面图。在本实施方式中，与以上实施方式中描述的相同的元件将由相同的附图标记或相同的参考指示符表示，因此对这些元件的描述将仅被简要地提及或可以一并被省略。

参照图18，存储器结构20可以包括半导体层130、在半导体层130上的层叠结构ST以及穿过层叠结构ST的多个有源柱AP。层叠结构ST可以包括绝缘图案155和在绝缘图案155之间的电极。

每个层叠结构ST的电极可以在垂直方向(例如第三方向D3)上顺序地层叠在半导体层130上。电极可以包括串选择线SSL、字线和接地选择线GSL。串选择线SSL可以在字线和位线BL之间。接地选择线GSL可以在字线和公共源极线CSL之间。每个层叠结构ST的字线可以顺序地层叠在半导体层130上。串选择线SSL和接地选择线GSL可以在字线上。串选择线SSL和接地选择线GSL可以在第二方向D2上通过沟槽165彼此间隔开。字线可以包括在半导体层130和串选择线SSL之间的上部字线WL1以及在半导体层130和接地选择线GSL之间的下部字线WL2。上部字线WL1可以在第二方向D2上通过沟槽165与下部字线WL2间隔开。

器件隔离图案177可以提供在串选择线SSL和接地选择线GSL之间以及在上部字线WL1和下部字线WL2之间。器件隔离图案177可以具有线性形状并可以在第一方向D1上延伸。器件隔离图案177可以填充沟槽165并可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。

当从平面图观看时，有源柱AP可以沿着第一方向D1布置。每个有源柱AP可以包括穿过层叠结构ST的垂直部分VP和设置在层叠结构ST下面以将两个相邻的有源柱AP的垂直部分VP彼此连接的水平部分HP。垂直部分VP可以提供在穿过层叠结构ST的垂直孔中。水平部分HP可以提供在半导体层130的上部中的水平凹进中。两个相邻的有源柱AP的垂直部分VP中的一个可以连接到公共源极线CSL，该两个相邻的有源柱AP的垂直部分VP中的另一个可以连接到位线BL中的一条。水平部分HP可以提供在半导体层130和层叠结构ST之间以将垂直部分VP彼此连接。

更详细地，垂直部分VP可以分为穿过串选择线SSL和上部字线WL1的第一垂直部分VP1和穿过接地选择线GSL和下部字线WL2的第二垂直部分VP2。第一垂直部分VP1可以通过垫PAD和位线接触185连接到位线BL中的一条，第二垂直部分VP2可以连接到公共源极线CSL。水平部分HP可以从上部字线WL1下面延伸到下部字线WL2下面从而将第一垂直部分VP1电连接到第二垂直部分VP2。

每个有源柱AP可以包括穿过层叠结构ST从而电联接到半导体层130的半导体图案。包括在垂直部分VP中的半导体图案可以覆盖垂直孔的内侧壁。包括在水平部分HP中的半导体图案可以覆盖水平凹进的内表面。根据本实施方式的半导体存储器件的其它元件可以与以上参照图5A和5B描述的半导体存储器件的对应元件相同或相似。

在根据本发明构思的实施方式的半导体存储器件中，驱动存储器结构的逻辑结构可以设置在存储器结构下面，从而可以提高半导体存储器件的集成密度。此外，根据本发明构思的实施方式，页面缓冲器可以被分成设置在存储器结构的相反两侧的第一页面缓冲器和第二页面缓冲器，从而增大将位线电连接到页面缓冲器的连接导线的宽度。因而，可以改善连接导线的电阻特性，所以可以改善半导体存储器件的电特性。

此外，由于连接导线的宽度增大，所以可以容易地布置和形成将位线电连接到连接导线的连接接触。因此，可以更容易地实现高度集成的半导体存储器件。

尽管以上已经参照示例实施方式描述了本发明构思，但是对于本领域技术人员将是显然的，可以进行各种变化和改进，而没有脱离本发明构思的精神和范围。因此，应当理解，以上实施方式不是限制性的，而是说明性的。因此，本发明构思的范围将由权利要求书及其等同物的最宽可允许解释来确定，而不应受到以上描述的限制或约束。

本申请要求于2015年8月7日在韩国知识产权局提交的韩国专利申请第10-2015-0111749号以及于2016年1月7日在美国专利和商标局提交的美国专利申请第14/989955号的优先权，其全部内容通过引用结合于此。