本发明涉及集成电路技术领域，特别是涉及一种无结半导体沟道栅阵列存储器结构及其制备方法。
背景技术：
对于不同架构的nand存储器来说，按照存储层的材料可以划分为三维浮栅存储器和三维电荷俘获存储器。对于前者三维浮栅存储器由于采用多晶硅浮栅作为存储层，存储单元面积更大，在实现更多层存储单元层叠时工艺难度较大，因此主要是通过把外围电路置于存储阵列下面来实现面积的缩减。对于后者三维电荷俘获存储器，又可以划分为垂直栅型和垂直沟道型。基于垂直栅结构的三维电荷俘获闪存结构，工艺上要难于垂直沟道型，一直未见其宣告量产。垂直沟道型三维电荷俘获存储器是最早实现大规模量产的闪存产品，2013年8月，三星电子推出了第一代24层的三维垂直沟道型电荷俘获三维存储器，2014年7月推出了第二代32层128gb产品，2015年推出了48层256gb的产品。
三星电子推出的垂直沟道型三维电荷俘获闪存以垂直的多晶硅圆柱体作为沟道，多层栅极环绕在该多晶硅圆柱体周围，每层栅极作为一层字线，这样字线就成了水平层，位线连接在垂直的多晶硅圆柱体的顶部。公共源极线通过在衬底制作重掺杂区域再逐个引出。栅极采用电荷俘获的方式存储，在多晶硅沟道和栅极金属之间设有隧穿层、电荷俘获层和阻挡层。具体的器件结构描述可参考专利公开号为cn104425511a的专利文献。
这种垂直沟道型三维电荷俘获闪存的关键技术是超深孔刻蚀和高质量薄膜工艺。32层的超深孔深宽比接近30:1，上下孔的直径差异要求小于10-20nm。栅介质多层薄膜不仅要求顶层和底层的厚度基本一致，对组份均匀性也提出了很高的要求。沟道材料一般为多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时还需要与栅介质之间有低缺陷密度的界面。作为一种电荷俘获存储器，存储单元之间几乎没有耦合效应。编程和擦除操作分别使用了电子和空穴的fn隧穿。为了提高擦除速度，隧穿层通常会使用基于氧化硅和氮氧化硅材料的叠层结构。存储层则一般是氮化硅为主的高陷阱密度材料。为了降低栅反向注入，阻挡层则会使用氧化硅或氧化铝等材料。
然而，现有的垂直沟道型三维电荷俘获存储器，器件沟道材料采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾，影响产品良率。
技术实现要素：
鉴于以上所述现有技术，本发明的目的在于提供一种无结半导体沟道栅阵列存储器结构及其制备方法，用于解决现有技术中的种种问题。
为实现上述目的及其他相关目的，本发明提供一种无结半导体沟道栅阵列存储器结构，包括：
半导体衬底；
绝缘层，位于所述半导体衬底之上；
碳纳米管栅阵列，位于所述绝缘层上，包括阵列排布的多个作为栅电极的碳纳米管；
栅电荷俘获结构，位于所述碳纳米管栅阵列之上，由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；
半导体沟道，位于所述栅电荷俘获结构之上，采用二维半导体材料；
源接触电极和漏接触电极，分别位于所述碳纳米管栅阵列两端，并分别与所述半导体沟道连接。
可选地，所述无结半导体沟道栅阵列存储器结构还包括分别引出所述多个碳纳米管的多个栅接触电极。
可选地，所述半导体衬底为硅衬底。
可选地，所述绝缘层为氧化硅。
可选地，所述碳纳米管栅阵列采用金属性碳纳米管，每个碳纳米管的管径为0.75～3nm，长度为100nm～50μm。
可选地，所述栅电荷俘获结构中，所述阻挡层的材料为zro2，所述隧道层的材料为zro2。
可选地，所述栅电荷俘获结构中，所述电荷俘获层的材料为氮化物。
可选地，所述半导体沟道采用的二维半导体材料为mos2、ws2、res2或sno。
可选地，所述半导体沟道的表面覆盖有钝化层。
可选地，所述无结半导体沟道栅阵列存储器结构包括多个所述半导体沟道，每个所述半导体沟道对应一组存储单元串；所述碳纳米管栅阵列包括分别对应多组存储单元串的多组碳纳米管；每组存储单元串的碳纳米管排列于对应的半导体沟道之下，包括多个字线栅极碳纳米管、串选择栅极碳纳米管以及地选择栅极碳纳米管，其中所述串选择栅极碳纳米管和地选择栅极碳纳米管分别位于多个字线栅极碳纳米管的两端。
为实现上述目的及其他相关目的，本发明还提供一种无结半导体沟道栅阵列存储器结构的制备方法，包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成绝缘层；
在所述绝缘层上形成碳纳米管栅阵列，所述碳纳米管栅阵列包括阵列排布的多个作为栅电极的碳纳米管；
在所述多个碳纳米管上形成栅电荷俘获结构，所述栅电荷俘获结构由下至上依次包括阻挡层、电荷俘获层和隧道层，其中所述阻挡层覆盖每个碳纳米管的表面；
在所述栅电荷俘获结构上采用二维半导体材料形成半导体沟道；
在所述半导体沟道上覆盖钝化层；
形成分别位于所述碳纳米管栅阵列两端与所述半导体沟道连接的源接触电极和漏接触电极，以及分别引出所述多个碳纳米管的多个栅接触电极。
可选地，在所述栅电荷俘获结构上采用二维半导体材料形成半导体沟道时，同时形成多个半导体沟道。
进一步可选地，形成碳纳米管栅阵列的多个碳纳米管时，根据所述多个半导体沟道的位置排布多组碳纳米管，使每组碳纳米管位于对应的半导体沟道之下。
可选地，形成所述源接触电极和漏接触电极的方法包括步骤：分别在所述碳纳米管栅阵列两端的上方刻蚀表面钝化层，形成开口露出所述半导体沟道的顶部，然后在所述开口中填充导电材料，形成源接触电极和漏接触电极。
可选地，形成多个栅接触电极的方法包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管，然后在所述通孔中填充导电材料，形成多个栅接触电极。
如上所述，本发明的无结半导体沟道栅阵列存储器结构及其制备方法，具有以下有益效果：
本发明的无结半导体沟道栅阵列存储器结构，存储单元采用栅极电荷俘获的方式，以二维半导体材料沟道代替传统的硅掺杂沟道，使电荷更易控制，改善了栅极电荷俘获性能，采用金属碳纳米管栅阵列，显著减小了栅极尺寸，相对于现有的垂直沟道型nand结构，本发明使器件性能得到了进一步提升，器件结构得到了进一步简化，存储阵列密度得以增加。
附图说明
图1显示为本发明实施例提供的无结半导体沟道栅阵列存储器结构的示意图。
图2a-2g显示为本发明实施例提供的无结半导体沟道栅阵列存储器结构的制备流程示意图。
元件标号说明
100半导体衬底
200绝缘层
300碳纳米管栅阵列
301碳纳米管
302栅接触电极
400栅电荷俘获结构
401阻挡层
402电荷俘获层
403隧道层
500半导体沟道
501钝化层
600源接触电极
700漏接触电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本实施例将提供一种可以应用于nand闪存存储器中的存储结构及制备方法。nand存储器的存储结构包括存储阵列，存储阵列可以由多组存储单元串组成。本实施例的每组存储单元串采用多个栅极无结型开关晶体管共用水平沟道的形式，多个栅极无结型开关晶体管，即栅极连接入地选择线(gsl)的地选择晶体管，栅极分别连接入多条字线(wl)的多个栅极控制的电荷俘获存储单元，以及栅极连接入串选择线(ssl)的串选择晶体管。这些栅极无结型开关晶体管的栅电极采用金属碳纳米管，在水平方向排布成栅电极阵列，栅介电层采用介电的电荷俘获结构，共用的水平沟道采用二维半导体材料代替传统的硅掺杂材料，从而改善了栅极电荷俘获性能，并简化了器件结构。
请参阅图1，本实施例提供的一种无结半导体沟道栅阵列存储器结构，具体包括：
半导体衬底100；
绝缘层200，位于所述半导体衬底100之上；
碳纳米管栅阵列300，位于所述绝缘层200上，包括阵列排布的多个作为栅电极的碳纳米管301；
栅电荷俘获结构400，位于所述碳纳米管栅阵列300之上，由下至上依次包括阻挡层401、电荷俘获层402和隧道层403，其中所述阻挡层401覆盖每个碳纳米管301的表面；
半导体沟道500，位于所述栅电荷俘获结构400之上，采用二维半导体材料；
源接触电极600和漏接触电极700，分别位于所述碳纳米管栅阵列300两端，并分别与所述半导体沟道500连接。
具体地，所述无结半导体沟道栅阵列存储器结构还包括分别引出所述多个碳纳米管301的多个栅接触电极302。
本实施例中，所述半导体衬底100可以为硅衬底或其他适合的半导体材料衬底。所述绝缘层200可以为氧化硅或其他适合的绝缘材料。
本实施例中，所述碳纳米管栅阵列300采用金属性碳纳米管，每个碳纳米管301的管径为0.75～3nm，长度为100nm～50μm。
本实施例中，所述栅电荷俘获结构400采用绝缘材料。其中，所述阻挡层401的材料可以为zro2，所述隧道层403的材料可以为zro2，所述电荷俘获层402的材料可以为氮化物或其他适合的电荷俘获材料。具体地，栅电荷俘获结构400的厚度可以为2-50nm。
本实施例中，所述半导体沟道500采用的二维半导体材料可以是mos2、ws2、res2、sno等材料。
本实施例中，所述半导体沟道500的表面覆盖有钝化层501。具体地，钝化层501的材料可以是诸如硅氧化物、硅氮化物或硅氮氧化物等绝缘材料。钝化层501的厚度可以根据实际需要设计，应当将半导体沟道500表面完全包裹覆盖，以实现半导体沟道500与周围环境的隔离。
本实施例中，为了构成存储阵列，所述半导体沟道500可以为多个，每个半导体沟道500对应一组存储单元串；所述碳纳米管栅阵列300可以包括分别对应多组存储单元串的多组碳纳米管301；每组存储单元串的碳纳米管301排列于对应的半导体沟道500之下，包括多个字线栅极碳纳米管、串选择栅极碳纳米管以及地选择栅极碳纳米管，其中所述串选择栅极碳纳米管和地选择栅极碳纳米管分别位于多个字线栅极碳纳米管的两端。每个半导体沟道500的宽度可以为2-50nm。多个半导体沟道500之间可以填充介电材料，如采用钝化层501实现隔离。每组存储单元串的碳纳米管301数量可以根据实际需要进行设计，例如，1个串选择栅极碳纳米管和1个地选择栅极碳纳米管，而字线栅极碳纳米管的数量可以是24个、32个、48个、甚至更多。
本实施例提供的无结半导体沟道栅阵列存储器结构与现有技术中的垂直沟道型nand结构的不同之处主要在于，本实施例存储器结构采用水平沟道，栅电荷俘获结构同时作为栅极介电层位于水平沟道上方，栅电极水平方向排布成阵列，这样的器件结构更为简单；由于存储单元采用栅极电荷俘获的方式，为了提升器件的栅极电荷俘获性能，采用了二维半导体材料代替传统硅掺杂的材质作为沟道，并以碳纳米管作为栅电极阵列，这样沟道的导电性更易控制，从而可减小栅极尺寸，增加存储阵列密度，使存储器件性能得到进一步的提升。而现有技术采用垂直沟道结构，沟道结构也较为复杂，通常包括多层薄膜，在沟道结构中间还可能设有绝缘埋层等。垂直沟道通常采用多晶硅薄膜，要求具有很好的结晶度和较大的晶粒，同时又要求多晶硅薄膜沟道的厚度要尽量薄，工艺很难兼顾。因此，相较于现有的垂直沟道型nand，本实施例提供的无结半导体沟道栅阵列存储器结构具有更加简单的结构，在器件性能方面也有明显提升。
下面结合附图进一步详细说明本实施例提供的无结半导体沟道栅阵列存储器结构的制备方法。
请参阅图2a-2g，本实施例提供一种无结半导体沟道栅阵列存储器结构的制备方法，包括如下步骤：
首先，如图2a所示，提供半导体衬底100。所述半导体衬底100可以是任何适合的半导体材料，例如可采用硅衬底。
如图2b所示，在所述半导体衬底100上形成绝缘层200。所述绝缘层200可以是氧化硅或其他适合的绝缘材料，例如，可采用在硅衬底上生长氧化层的方式形成绝缘层200。
如图2c所示，在所述绝缘层200上形成碳纳米管栅阵列300，所述碳纳米管栅阵列300包括阵列排布的多个作为栅电极的碳纳米管301。每个碳纳米管301的管径范围可以是0.75～3nm，长度范围可以是100nm～50μm。优选地，采用金属性的碳纳米管。形成多个碳纳米管301的方法可以是电弧法、激光蒸发法、化学气相沉积法、热解聚合法等。
如图2d所示，在所述多个碳纳米管301上形成栅电荷俘获结构400，所述栅电荷俘获结构400由下至上依次包括阻挡层401、电荷俘获层402和隧道层403，其中所述阻挡层401覆盖每个碳纳米管301的表面。本实施例中，所述阻挡层401的材料可以为zro2，所述隧道层403的材料可以为zro2，所述电荷俘获层402的材料可以为氮化物或其他适合的电荷俘获材料。形成所述栅电荷俘获结构400的方法可以选自化学气相沉积(cvd)、物理气相沉积(pvd)、金属有机化合物化学气相沉积(mocvd)、原子层沉积(ald)、分子束外延(mbe)中的一种或多种，或其他适合的工艺。形成的栅电荷俘获结构400的厚度可以为2-50nm。
如图2e所示，在所述栅电荷俘获结构400上采用二维半导体材料形成半导体沟道500。所述半导体沟道500采用的二维半导体材料可以是mos2、ws2、res2、sno等材料。形成所述半导体沟道500的方法可以是化学气相沉积(cvd)、物理气相沉积(pvd)、金属有机化合物化学气相沉积(mocvd)、原子层沉积(ald)等沉积方法，或其他适合的工艺。
然后，如图2f所示，在所述半导体沟道500上覆盖钝化层501。具体地，钝化层501的材料可以是诸如硅氧化物、硅氮化物或硅氮氧化物等介电材料。钝化层501的厚度可以根据实际需要设计。钝化层501应当将半导体沟道500的表面完全包裹覆盖，以实现半导体沟道500与周围环境的隔离。形成所述钝化层501的方法可以选自化学气相沉积、物理气相沉积、金属有机化合物化学气相沉积、原子层沉积中的一种或多种或其他适合的工艺。
最后，如图2g所示，形成分别位于所述碳纳米管栅阵列300两端与所述半导体沟道500连接的源接触电极600和漏接触电极700，以及分别引出所述多个碳纳米管301的多个栅接触电极302。
具体地，形成所述源接触电极600和漏接触电极700的方法可以包括步骤：分别在所述碳纳米管栅阵列300两端的上方刻蚀表面钝化层501，形成开口露出所述半导体沟道500的顶部，然后在所述开口中填充导电材料，形成源接触电极600和漏接触电极700。形成多个栅接触电极302的方法可以包括步骤：刻蚀形成多个通孔以分别露出所述多个碳纳米管301，然后在所述通孔中填充导电材料，形成多个栅接触电极302。引出栅接触电极302时，只需要避开半导体沟道有源区，不需要避开电荷俘获等材料层。其中形成通孔或开口的方法可以为干法刻蚀、原子层刻蚀(ale)或其他适合的方法。栅接触电极302、源接触电极600和漏接触电极700可以采用ti、al、ni、au等导电材料，或其他适合的金属接触材料和结构。
本实施例中，在所述栅电荷俘获结构400上采用二维半导体材料形成半导体沟道500时，可以同时形成多个半导体沟道500。多个半导体沟道500可以阵列排布。每个半导体沟道500的宽度可以为2-50nm。多个半导体沟道500之间可以填充介电材料，如钝化层501，实现隔离。形成碳纳米管栅阵列300的多个碳纳米管301时，可根据所要形成的多条半导体沟道500的位置提前排布多组碳纳米管301，使每组存储单元串的碳纳米管301排列于对应的半导体沟道500之下。每组存储单元串的碳纳米管301数量可以根据实际需要进行设计，例如，1个串选择栅极碳纳米管和1个地选择栅极碳纳米管，而字线栅极碳纳米管的数量可以是24个、32个、48个或更多。
综上所述，本发明的无结半导体沟道栅阵列存储器结构，存储单元采用栅极电荷俘获的方式，以二维半导体材料沟道代替传统的硅掺杂沟道，使电荷更易控制，改善了栅极电荷俘获性能，采用金属碳纳米管栅阵列，显著减小了栅极尺寸，相对于现有的垂直沟道型nand结构，本发明使器件性能得到了进一步提升，器件结构得到了进一步简化，存储阵列密度得以增加。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。