半导体构件的制作方法

本申请是Balaji Padmanabhan等人的在2015年7月24日提交的、题目为“SEMICONDUCTOR COMPONENT AND METHOD OF MANUFACTURE”的临时专利申请号62/196,650的非临时申请，该临时专利申请通过引用完全并入本文，并且在本文为共同的保护主题要求其优先权。

技术领域

本实用新型一般涉及电子器件，更具体地涉及电子器件的半导体结构。

背景技术：

在过去，半导体制造商使用硅半导体材料和III-N半导体材料的组合来制造级联器件，例如，与增强型硅器件级联的常开的III-N耗尽型HEMT。使用这种材料组合有助于使用常开的III-N耗尽型器件来实现常闭状态。级联半导体器件已经在Rakesh K.Lal等人的在2013年4月11日发表的美国专利申请公开号2013/0088280A1中进行了描述。

在以不同的半导体基板材料制造出级联器件之后，半导体构件制造商通常会以单独的封装保护硅器件和耗尽型器件并且经由引线框引线将在单独封装内的器件连接在一起以形成级联器件。这种方式的缺点在于：增加封装的数量会增加级联半导体构件的成本并且由于增加的寄生效应(例如，寄生电容和寄生电感)而降低级联器件的性能。

因此，具有级联半导体器件会是有利的。该结构实现起来具有成本效益会是更有利的。

技术实现要素：

本实用新型的一个实施例解决的一个技术问题是防止半导体构件的成本和寄生效应的增加。

根据本实用新型的一个方面，提供一种半导体构件，包含：支撑体(102，102A)，具有表面(104)以及与所述支撑体(102，102A)集成于一体且从所述支撑体(102，102A)延伸出的第一引线(110，210)；与所述支撑体(102，102A)相邻且与所述支撑体(102，102A)电隔离的第二引线(108，208)；具有第一部分和第二部分的基板(116)，所述基板(116)接合于所述支撑体(102，102A)；具有第一表面和第二表面的第一半导体芯片(10)，其中第一接合焊盘(18)从所述第一表面的第一部分延伸出，第二接合焊盘(20)从所述第一表面的第二部分延伸出，以及第三接合焊盘(16A，16B)从所述第一表面的第三部分延伸出，所述第二表面接合于所述基板(116)的所述第一部分，其中所述第一半导体芯片(10)由III-N半导体材料配置；具有第一端部和第二端部的第一电互连(134)，所述第一电互连(134)的所述第一端部耦接于所述第一半导体芯片(10)的所述第一接合焊盘(18)，并且所述第一电互连(134)的所述第二端部耦接于所述基板(116)的所述第二部分；与所述第一电互连(134)的所述第二端部接合的第二半导体芯片(50，70)；以及具有第一端部和第二端部的第二电互连(136)，所述第二电互连(136)的所述第一端部与所述第二引线(108)耦接，并且所述第二电互连(136)的所述第二端部与所述第二半导体芯片(70)耦接。

在一个实施例中，所述基板(116)是绝缘金属基板，所述基板包含：第一导电材料层(124)；在所述第一导电材料层(124)上的电介质材料层(126)；形成于所述电介质材料层(126)的第一部分上的第二导电材料层(128A)，其中所述第二导电材料层(128A)用作所述绝缘金属基板(116)的所述第一部分；以及形成于所述电介质材料层(126)的第二部分上的第三导电材料层(128B)，其中所述第三导电材料层(128B)用作所述绝缘金属基板(116)的所述第二部分(116B)。

在一个实施例中，还包含具有第一端部和第二端部的第三电互连(132)，所述第三电互连(132)的所述第一端部与所述绝缘金属基板(116)的所述第一部分耦接并且所述第三电互连(132)的所述第二端部与所述第一半导体芯片(10)的所述第二接合焊盘(20)耦接。

在一个实施例中，所述第二半导体芯片(50，70)具有第一表面和第二表面，并且其中源极接合焊盘(58)由所述第一表面的第一部分形成，栅极接合焊盘(56)由所述第一表面的第二部分形成，并且漏极接触部(60)由所述第二表面形成，并且其中所述漏极接触部(60)被接合于所述第一电互连(134)的所述第二端部。

在一个实施例中，所述第一电互连(134)的所述第二端部与所述第二半导体芯片(50)的所述源极接合焊盘(58)耦接，并且所述半导体构件还包含具有第一端部和第二端部的第三电互连(136)，所述第三电互连(136)的所述第一端部与所述第二半导体芯片(50)的所述源极接合焊盘(58)耦接，并且所述第三电互连(136)的所述第二端部与所述第二引线(208)耦接。

在一个实施例中，所述第二半导体芯片(70)包含具有第一表面和第二表面的二极管，以及其中阳极(78)由所述第一表面形成，并且阴极(76)由所述第二表面形成，并且其中所述阴极(76)被接合于所述第一电互连(134)的所述第二端部。

在一个实施例中，所述第二电互连(136)的所述第二端部与所述第二半导体芯片(70)的所述阳极(78)耦接；并且所述半导体构件还包含：与所述支撑体(102)相邻且与所述支撑体(102)电隔离的第三引线(106，206)；耦接于所述第三引线(106，206)与所述绝缘金属基板(116)的所述第二部分之间的第四电互连(144)；以及耦接于所述第一半导体芯片(10)的所述第三接合焊盘(16A，16B)与所述第二半导体芯片(70)的所述阳极(78)之间的第五电互连(140，142)。

根据本实用新型的一个方面，提供一种半导体构件，包含：多边形支撑体(102，102A)，具有表面以及从所述多边形支撑体延伸出的延长部(110，210)；具有第一部分和第二部分的基板(116)，第一导电层形成于所述基板(116)的所述第二部分(128B)上；与所述基板(116)的所述第一部分耦接的第一半导体芯片(10)，所述第一半导体芯片(10)具有第一表面和第二表面、位于所述第一表面的第一部分处的源极接合焊盘(18)、位于所述第一表面的第二部分处的漏极接合焊盘(20)以及位于所述第一表面的第三部分处的栅极接合焊盘(16A，16B)，所述第一半导体芯片(10)包含III-N半导体材料；具有第一区段和第二区段的第一夹子(134)，所述第一夹子(134)的所述第一区段与所述第一半导体芯片(10)的所述源极接合焊盘(20)耦接，并且所述第一夹子(134)的所述第二区段与所述第一导电层(128B)耦接；以及与所述第一夹子(134)的所述第二区段耦接的第二半导体芯片(50，70)，所述第二半导体芯片(50，70)具有第一表面和第二表面。

在一个实施例中，还包含与所述多边形支撑体(102，102A)间隔开的第一引线(108，208)以及与所述多边形支撑体(102，102A)间隔开的第二引线(106，206)，并且其中所述第二半导体芯片(50)具有在所述第一表面的第一部分处的栅极接合焊盘(56)以及在所述第一表面的第二部分处的源极接合焊盘(58)，并且所述半导体构件还包含具有第一端部和第二端部的第一电互连(136)，其中所述第一电互连(136)的所述第一端部与所述第二半导体芯片(50)的所述源极接合焊盘(58)耦接，所述第一电互连(136)的所述第二端部与所述第一引线(108，208)耦接，并且所述第二半导体芯片(50)的所述栅极接合焊盘(56)与所述第二引线(106，206)耦接。

在一个实施例中，所述第二半导体芯片(70)具有在所述第一表面处的阳极(78)以及在所述第二表面处的阴极(76)，其中所述第二半导体芯片(70)的所述阴极(76)与在所述基板(116)上的所述第一导电层(128B)耦接，所述第一电互连(136)的所述第一端部与所述第二半导体芯片(70)的所述阳极(78)耦接，所述第一电互连(136)的所述第二端部与第一引线(108，208)耦接，并且所述第二半导体芯片(70)的所述栅极接合焊盘(56)与第二引线(106，206)耦接；并且所述半导体构件还包含具有第一端部和第二端部的第二电互连(140，142)，其中所述第二电互连(140，142)的所述第一端部与所述第一半导体芯片(10)的所述栅极接合焊盘(16A，16B)耦接，并且所述第二电互连(140，142)的所述第二端部被接合于所述第二半导体芯片(70)的所述阳极(78)。

根据本实用新型的一个方面，提供一种半导体构件，包含：第一半导体芯片(10)，包含具有第一表面和第二表面的III-N半导体材料基板、在所述第一表面的第一部分处的第一接合焊盘(20)、在所述第一表面的第二部分处的第二接合焊盘(18)以及在所述第一表面的第三部分处的第三接合焊盘(16A，16B)；所述第一半导体芯片(10)的所述第二表面与基板耦接；所述第一半导体芯片(10)的所述第一接合焊盘(20)与支撑体(102，102A)耦接；以及与形成于所述基板上的第一导电层耦接的第二半导体芯片(50，70)。

本实用新型的一个实施例的一个技术效果是减小半导体构件的成本和寄生效应。

附图说明

通过结合附图来阅读下面的详细描述将会更好理解本实用新型，在附图中相似的附图标记指示相似的元件，并且在附图中：

图1是根据本实用新型的一个实施例的适合用于制造级联配置的半导体构件的半导体芯片的顶视图；

图2是根据本实用新型的一个实施例的适合用于制造级联配置的半导体构件的半导体芯片的顶视图；

图3是根据本实用新型的一个实施例的适合用于制造级联配置的半导体构件的半导体芯片的剖面图；

图4是成级联FET配置的半导体构件的电路图，其中III-N器件的基板是浮置的；

图5是成级联FET配置的半导体构件的电路图，其中III-N器件的基板与其源电极耦接；

图6是成级联FET配置的半导体构件的电路图，其中III-N器件的基板与硅半导体器件的源电极耦接；

图7是成级联整流器配置的半导体构件的电路图，其中III-N器件的基板是浮置的；

图8是成级联整流器配置的半导体构件的电路图，其中III-N器件的基板与其源电极耦接；

图9是成级联整流器配置的半导体构件的电路图，其中III-N器件的基板与硅半导体器件的阳极电极耦接；

图10是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图11是沿图10的剖面线11-11截取的图10的级联配置的半导体构件的剖面图；

图12是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图13是沿图12的剖面线13-13截取的图12的级联配置的半导体构件的剖面图；

图14是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图15是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图16是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图17是沿图16的剖面线17-17截取的图16的级联配置的半导体构件的剖面图；

图18是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图19是沿图18的剖面线19-19截取的图18的级联配置的半导体构件的剖面图；

图20是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；

图21是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图；以及

图22是根据本实用新型的另一个实施例的级联配置的半导体构件的顶视图。

为了图示的简洁和清晰起见，附图中的元件并不一定是按比例绘制的，并且在不同附图中的相同附图标记指示相同的元件。因此，为了描述的简单起见而省略关于熟知的步骤和元件的描述和细节。如同本文所使用的，载流电极指的是承载通过器件的电流的器件元件，例如，MOS晶体管的源极或漏极、双极型晶体管的发射极或集电极或者二极管的阴极或阳极，并且控制电极指的是控制通过器件的电流的器件元件，例如，MOS晶体管的栅极或双极型晶体管的基极。尽管器件在本文中被解释为特定的n沟道或p沟道器件，或者特定的n型或p型掺杂区，但是本领域技术人员应当意识到，根据本实用新型的实施例，互补型器件也是可以的。本领域技术人员应当意识到，本文所使用的词语“在…期间”、“在…的同时”以及“当…时”并不是动作在起始动作发生时立即发生的精确性术语，而是在起始动作与起始动作所引起的反应之间可以存在小的且合理的延迟，例如，传播延迟。词语“近似”、“大约”或“基本上”的使用意指元件的值具有期望很接近于所述的值或位置的参数。但是，如同本技术领域所熟知的，总是会存在妨碍值或位置正好为所陈述的值或位置的微小差异。在本技术领域中已明确的：上至大约10％(以及对于半导体掺杂浓度而言上至20％)的差异被认为是相对于所描述的精确的理想目标的合理差异。

具体实施方式

图1是根据本实用新型的一个实施例的适合用于制造半导体构件的半导体芯片10的顶视图。半导体芯片10具有顶表面12和底表面14(图11中示出)，其中栅极接合焊盘16A和16B形成于顶表面12的一部分上或者由顶表面12的一些部分形成，源极接合焊盘18形成于顶表面12的另一部分上或者由顶表面12的另一部分形成，并且漏极接合焊盘20形成于顶表面12的另一部分上或者由顶表面12的另一部分形成。栅极接合焊盘16A和16B以及源极接合焊盘18形成于半导体芯片10的侧面或区域22上，而漏极接合焊盘20形成于半导体芯片10的侧面或区域24上。因而，半导体芯片包含III-N场效应晶体管(FET)。根据一个实施例，半导体芯片10由化合物半导体材料(例如，III族氮化物半导体材料)制成。因而，半导体芯片10可以被称作III族氮化物半导体芯片，即，III族氮化物半导体芯片10的基板材料包括III族氮化物材料，例如，氮化铝、氮化镓等。III族氮化物半导体材料可以被称作III-N半导体材料、基于III族氮化物的半导体材料、基于III-N的半导体材料等。这种材料可以被称作主体半导体材料。半导体芯片(例如，半导体芯片10)可以被称作半导体管芯。根据其中半导体芯片10包含III-N FET的实施例，半导体芯片10可以被称作III-N FET或III-N晶体管。可替代地，半导体芯片10还可以被制造于基于硅的板上。

图2是根据本实用新型的一个实施例的适合用于制造半导体构件的半导体芯片50的顶视图。半导体芯片50具有顶表面52和底表面54(图13中示出)，其中栅极接合焊盘56形成于顶表面52的一部分上或者由顶表面52的一部分形成，源极接合焊盘58形成于顶表面52的另一部分上或者由顶表面52的另一部分形成，并且漏极接合焊盘60形成于底表面54上或者由底表面54形成(图13中示出)。根据一个实施例，半导体芯片50是矩形的基于硅的半导体材料，其中半导体材料可以被称作主体半导体材料。源极接合焊盘58是具有两组相对边的矩形的导电材料，其中缺口62形成于源极接合焊盘58的拐角内。栅极接合焊盘56形成于缺口62的区域内。漏极接合焊盘60形成于底表面54上或者由底表面54形成。用于半导体芯片50的焊盘的位置并不是对本实用新型的限制。

图3是根据本实用新型的一个实施例的适合用于制造半导体构件的半导体芯片70的剖面图。半导体芯片70包含具有顶表面72和底表面74的二极管/整流器71并且可以被称作二极管。阴极76形成于表面72上或者由表面72形成，而阳极78形成于表面74上或者由表面74形成。阴极76可以被称作电极，并且阳极78可以被称作电极。根据一个实施例，半导体芯片70是矩形的基于硅的半导体材料，其中半导体材料可以被称作主体半导体材料。二极管/整流器71并不限定为基于硅的器件。

图4是成级联FET配置的半导体构件80的电路图，其中半导体构件80由晶体管82和84构成。晶体管82具有栅电极82G、源电极82S和漏电极82D，而晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。晶体管82的漏电极82D与晶体管84的源电极84S电连接，并且晶体管82的源电极82S与晶体管84的栅电极84G电连接。漏电极84D可以被耦接用于接收用于级联半导体构件80的第一工作电位源(例如，电位V_DD),栅电极82G用作级联半导体构件80的输入端子，而源电极82S被耦接用于接收第二工作电位源(例如，电位V_SS)。第二工作电位源V_SS可以是地电位。应当指出，III-N晶体管84的基板是浮置的，因而半导体构件80被称为处于浮置配置或基板浮置配置中。

图5是成级联FET配置的半导体构件90的电路图。半导体构件包含晶体管82和84，其中晶体管82具有栅电极82G、源电极82S和漏电极82D，并且晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。如同半导体构件80一样，漏电极82D与源电极84S电连接，并且源电极82S与栅电极84G电连接，漏电极84D可以被耦接用于接收用于级联半导体构件90的第一工作电位源(例如，电位V_DD)，栅电极82G用作级联半导体构件90的输入端子，而源电极82S被耦接用于接收第二工作电位源(例如，电位V_SS)。另外，晶体管84的基板端子84B与晶体管84的源电极84S电连接。因而，晶体管84的基板耦接至与晶体管84的源电极84S和晶体管82的漏电极82D相同的电位。

图6是成级联FET配置的半导体构件95的电路图。半导体构件95包含晶体管82和84，其中晶体管82具有栅电极82G、源电极82S和漏电极82D，并且晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。如同半导体构件80一样，漏电极82D与源电极84S电连接，源电极82S与栅电极84G电连接，漏电极84D被耦接用于接收用于级联半导体构件95的第一工作电位源(例如，工作电位V_DD)，栅电极82G用作级联半导体构件95的输入端子，并且源电极82S被耦接用于接收第二工作电位源(例如，工作电位V_SS)。另外，晶体管84的基板端子84B与晶体管的源电极82S电连接。因而，晶体管84的基板耦接至与晶体管82的源电极82S相同的电位。

图7是成级联整流器配置的半导体构件120的电路图。半导体构件120包含二极管/整流器83和晶体管84，其中二极管83具有阳极电极83A和阴极电极83C，并且晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。阴极电极83C与源电极84S电连接，并且阳极电极83A与栅电极84G电连接。漏电极84D可以被耦接用于接收用于级联半导体构件120的第一工作电位源(例如，电位V_DD)，并且阳极电极83A被耦接用于接收第二工作电位源(例如，工作电位源V_SS)。应当指出，III-N晶体管84的基板是浮置的，因而半导体构件120可以被称为处于浮置配置或基板浮置配置中。

图8是成级联整流器配置的半导体构件125的电路图。半导体构件125包含与晶体管84耦接的二极管/整流器83，其中二极管83具有阳极电极83A和阴极电极83C，并且晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。如同半导体构件120一样，半导体构件125包含与源电极84S电连接的阴极电极83C、与栅电极84G电连接的阳极电极83A、可以被耦接用于接收用于级联半导体构件125的第一工作电位源(例如，工作电位源V_DD)的漏电极84D以及可以被耦接用于接收第二工作电位源(例如，工作电位源V_SS)的阳极电极83A。另外，晶体管84的基板端子84B与晶体管84的源电极84S和二极管83的阴极电极83C电连接。因而，晶体管84的基板耦接至与晶体管84的源电极84S和二极管83的阴极电极83C相同的电位。

图9是成级联整流器配置的半导体构件135的电路图。半导体构件135包含二极管/整流器83和晶体管84，其中二极管83具有阳极电极83A和阴极电极83C，并且晶体管84具有栅电极84G、源电极84S、漏电极84D和主体/基板端子84B。阴极电极83C与源电极84S电连接，并且阳极电极83A与栅电极84G电连接。漏电极84D可以被耦接用于接收用于级联半导体构件135的第一工作电位源(例如，工作电位源V_DD)，并且阳极电极83A被耦接用于接收第二工作电位源(例如，工作电位源V_SS)。晶体管84的基板端子84B与阳极电极83A电连接。因而，晶体管84的基板耦接至与二极管83的阳极电极83A相同的电位。

图10是根据本实用新型的一个实施例的包含支撑体102的半导体构件100的顶视图，支撑体102具有与支撑体102接合的半导体芯片10和半导体芯片70。图11是沿图10的剖面线11-11截取的剖面图。为了清晰起见，图10和11在一起进行描述。在图10中示出的是具有表面104和表面105的矩形的、导电的支撑体或支撑结构102。支撑体102并不限定为具有矩形，而是可以具有多边形、圆形、椭圆形等形状。半导体构件100还包含阳极引线108和阴极引线110，其中阳极引线108与支撑体102电隔离，并且阴极引线110从支撑体102延伸出。支撑体102和阴极引线110形成一个整体结构，即，阴极引线110与支撑体102一体化形成并从支撑体102延伸出。因而，阴极引线110和支撑体102形成整体结构。举例来说，阳极引线108是具有部分108A和部分108B的“T形”结构。半导体构件100可以被配置为使得阳极引线108的位置位于阴极引线110的顶部。本实用新型并不限定于此。可替代地，半导体构件100可以被配置为使阴极引线110的位置位于阳极引线108的顶部。阳极引线108的形状同样并不是对本实用新型的限定。

绝缘金属基板(例如，具有部分116A和部分116B的直接接合的铜基板116)使用接合剂122接合于表面104。直接接合的铜基板116包含在导电材料层之间的电介质材料层126。更具体地，电介质层126的一部分位于导电材料层124与导电材料层128A之间，并且电介质层126的另一部分位于导电材料层124与导电材料层128B之间。举例来说，电介质层126是陶瓷，并且导电层124、128A和128B是铜。因而，铜层124使用接合剂122接合于表面104。用于接合剂122的合适材料包括焊料、导电性环氧树脂、导电性管芯贴附材料等。

尽管绝缘金属基板116被描述为通过导电材料122接合于支撑体102，但是本实用新型并不限定于此。可替代地，电绝缘材料层可以形成于支撑体102上。然后，一个或多个导电材料层可以形成于绝缘材料层上。举例来说，导电材料层是铜。用于在导电基板(例如，引线框)上形成绝缘材料以及用于在绝缘材料上形成导电材料的技术是本领域技术人员所已知的。应当指出，半导体芯片10可以安装于绝缘材料层，并且绝缘材料层可以是陶瓷。

半导体芯片10被安装于或被接合于直接接合的铜基板116的部分116A。更具体地，管芯贴附材料层130形成于铜层128A上，并且半导体芯片10的表面14被布置于管芯贴附材料130内。接合剂122形成于源极接合焊盘18、漏极接合焊盘20和铜层128B上。源极接合焊盘18使用电互连(例如，夹子134)与铜层128B连接，该电互连具有通过接合剂122与源极接合焊盘18电连接的端部134A以及通过接合剂122与铜层128B电连接的端部134B。端部134A可以被称作区段134A，并且端部134B可以被称作区段134B。

接合剂122形成于夹子134的端部134B上，并且二极管70的阴极76通过接合剂122被安装于或者接合于夹子134的端部134B。由硅半导体芯片70形成的二极管71的阳极78使用第二电互连(例如，夹子136)与阳极引线108电连接。更具体地，接合剂122形成于二极管71的阳极78上以及形成于阳极引线108上，而夹子136的端部136A通过接合剂122接合于阳极引线108，并且夹子136的端部136B通过接合剂122接合于二极管71的阳极78。

半导体芯片10的漏极接合焊盘20通过夹子132与支撑体102电连接，该夹子132具有通过接合剂122与漏极接合焊盘20接合的端部132B以及通过接合剂122与支撑结构102的表面104接合的端部132A；栅极接合焊盘16A和16B分别通过接合导线140和142与二极管71的阳极78电连接；半导体芯片10的源极接合焊盘18通过夹子134与阴极76电连接。接合导线(例如，接合导线140和142)可以被称作导线接合部或接合导线。

应当指出，夹子132和136可以由导电互连(例如，接合导线)代替，并且接合导线140、142和144可以由导电夹子或互连代替。

如同本领域技术人员所清楚的，支撑体102、直接接合的铜基板116、半导体芯片10、半导体芯片70、夹子132、134和136以及接合导线140、142和144可以被包封在诸如模塑化合物之类的保护材料(未示出)中。

应当指出，管芯接收区102和引线108可以不在同一平面上。但是，本实用新型并不限定于此。应当意识到，半导体构件100可以被配置用于安装于具有例如TO-220轮廓、TO-247轮廓、TO-264轮廓、TO-257轮廓等的通孔封装内。

图10和图11所示的级联配置与图7所示的电路图类似，其中图10和11的半导体芯片10的III-N晶体管由图7的晶体管84表示，并且图10和11的二极管70由图7的二极管83表示。因而，半导体构件100的半导体芯片10的III-N晶体管的基板材料(即，基板)与阳极引线108电隔离，因而是浮置的。因此，半导体构件100包含具有浮置的半导体芯片10的III-N晶体管的基板的级联整流器配置。

图12是根据本实用新型的另一个实施例的包含支撑体102A的半导体构件200的顶视图，支撑体102A具有与支撑体102A接合的半导体芯片10和半导体芯片50。图13是沿图12的剖面线13-13截取的剖面图。为了清晰起见，图12和13在一起进行描述。在图12中示出的是具有表面104的矩形的、导电的支撑体或支撑结构102A。支撑结构102A与支撑结构102类似，除了支撑体102A的引线210用作漏极引线，引线208用作源极引线，并且支撑体102A还包含与漏极引线210和源极引线208电隔离的导电结构206。因而，半导体构件200包含栅极引线206、源极引线208和漏极引线210，其中栅极引线206和源极引线208与支撑体202电隔离。举例来说，源极引线208是具有部分208A和部分208B的“T形”结构。半导体构件200被配置为使得源极引线208位于栅极引线206与漏极引线210之间；但是，本实用新型并不限定于此。另外，引线的形状并不是对本实用新型的限定。

具有部分116A和部分116B的直接接合的铜基板116使用接合剂122接合于表面104。直接接合的铜基板116包含在导电材料层之间的电介质材料层126。更具体地，电介质层126的一部分位于导电材料层124与导电材料层128A之间，并且电介质层126的另一部分位于导电材料层124和导电材料层128B之间。举例来说，电介质层126是陶瓷，而导电层124、128A和128B是铜。因而，铜层124使用接合剂122接合于表面104。用于接合剂122的合适材料包括焊料、导电性环氧树脂、导电性管芯贴附材料等。

尽管绝缘金属基板116被描述为通过导电材料122接合于支撑体102，但是本实用新型并不限定于此。可替代地，电绝缘材料层可以形成于支撑体102上。然后，导电材料层可以形成于绝缘材料层上。举例来说，导电材料层是铜。用于在导电基板(例如，引线框)上形成绝缘材料以及用于在绝缘材料上形成导电材料的技术是本领域技术人员所已知的。

半导体芯片10被安装于或被接合于直接接合的铜基板116的部分116A。更具体地，管芯贴附材料层130形成于铜层128A上，而半导体芯片10的表面14被布置于管芯贴附材料130内。接合剂122形成于源极接合焊盘18、漏极接合焊盘20和铜层128B上。源极接合焊盘18使用夹子134与铜层128B连接，该夹子134具有通过接合剂122与源极接合焊盘18电连接的端部134A以及通过接合剂122与铜层128B电连接的端部134B。

接合剂122形成于夹子134的端部134B上，并且半导体芯片50的漏极接触部60通过接合剂122被安装于或者接合于夹子134的端部134B。接合剂122形成于源极接合焊盘58上以及形成于源极引线208上。源极接合焊盘58使用夹子136与源极引线208电连接。更具体地，夹子136的端部136A通过接合剂122接合于源极引线208，并且夹子136的端部136B通过接合剂122接合于源极接合焊盘58。

半导体芯片10的漏极接合焊盘20通过夹子132与支撑体102电连接，该夹子132具有通过接合剂122与漏极接合焊盘20接合的端部132B以及通过接合剂122与导电层128A接合的端部132A；栅极接合焊盘16A和16B分别通过接合导线140和142与源极接合焊盘58电连接；半导体芯片10的源极接合焊盘18通过夹子134与半导体芯片50的漏极接触部60电连接；以及栅极引线206通过接合导线144接合于栅极接合焊盘56。接合导线(例如，接合导线140、142和144)可以被称作导线接合部或接合导线。

应当指出，夹子132和136可以由导电互连(例如，接合导线)代替，并且接合导线140、142和144可以由导电夹或互连代替。

如同本领域技术人员所清楚的，支撑体102、直接接合的铜基板116、半导体芯片10、半导体芯片50、夹子132、134和136以及接合导线140、142和144可以被包封在诸如模塑化合物之类的保护材料(未示出)中。

应当指出，管芯接收区102和引线108可以不在同一平面上。然而，本实用新型并不限定于此。应当意识到，半导体构件200可以位于TO-220封装、TO-247封装、TO-264封装、TO-257封装等等中。

应当指出，图12和图13所示的级联配置可以由图4所示的电路图表示，其中图12和13的半导体芯片10的III-N晶体管由图4的晶体管84表示，并且图12和13的硅晶体管50由图4的晶体管82表示。因而，半导体构件200的半导体芯片10的III-N晶体管的基板材料(即，基板)与半导体构件200的源极引线208、漏极引线210及栅极引线206电隔离，因而是浮置的。因此，半导体构件100包含具有浮置的半导体芯片10的III-N晶体管的基板的级联FET配置。

图14是根据本实用新型的一个实施例的包含支撑体102A的半导体构件250的顶视图，支撑体102A具有与支撑体102A接合的且被配置用于安装在QFN封装中的半导体芯片10和半导体芯片70。支撑体102A与图10中的支撑体102类似，除了支撑体102A没有阴极引线110。因而，关于支撑体102的描述适用于支撑体102A，但是支撑体102A没有阴极引线110。

图15是根据本实用新型的一个实施例的包含支撑体102B的半导体构件300的顶视图，支撑体102B具有与支撑体102B接合的且被配置用于安装在QFN封装中的半导体芯片10和半导体芯片50。支撑体102B与图12中的支撑体102类似，除了支撑体102B缺少漏极引线210。因而，关于支撑体102的描述适用于支撑体102B，但是支撑体102B没有漏极引线210。

图16是根据本实用新型的一个实施例的包含支撑体102的半导体构件400的顶视图，支撑体102具有与支撑体102接合的半导体芯片10和半导体芯片70。图17是沿图16的剖面线17-17截取的剖面图。为了清晰起见，图16和17在一起进行描述。在图16中示出的是具有表面104和表面105的矩形的、导电的支撑体或支撑结构102。支撑体102并不限定为具有矩形，而是可以具有多边形、圆形、椭圆形等形状。半导体构件400还包含阳极引线408和阴极引线410，其中阳极引线408与支撑体102电隔离，并且阴极引线410从支撑体102延伸出。支撑体102和阴极引线410形成整体结构，即，阴极引线410与支撑体102一体化形成并从支撑体102延伸出。因而，阴极引线410和支撑体102形成整体结构。举例来说，阳极引线108是具有部分408A和部分408B的“T形”结构。半导体构件400被配置为使得阳极引线408的位置位于阴极引线410的顶部，如图16所示。本实用新型并不限定于此。半导体构件400也可以被配置为使阴极引线410的位置位于阳极引线408的顶部。阳极引线408的形状同样并不是对本实用新型的限定。

绝缘金属基板(例如，具有部分116A和部分116B的直接接合的铜基板116)使用接合剂122接合于表面104。直接接合的铜基板116包含在导电材料层之间的电介质材料层126。更具体地，电介质层126的一部分位于导电材料层124与导电材料层128之间。举例来说，电介质层126是陶瓷，并且导电层124和128是铜。铜层124使用接合剂122接合于表面104。用于接合剂122的合适材料包括焊料、导电性环氧树脂、导电性管芯贴附材料等。

尽管绝缘金属基板116被描述为通过导电材料122接合于支撑体102，但是本实用新型并不限定于此。可替代地，电绝缘材料层可以形成于支撑体102上。然后，导电材料层可以形成于绝缘材料层上。举例来说，导电材料层是铜。用于在导电基板(例如，引线框)上形成绝缘材料以及用于在绝缘材料上形成导电材料的技术是本领域技术人员所已知的。

半导体芯片10被安装于或被接合于直接接合的铜基板116的部分116A。更具体地，管芯贴附材料层130形成于铜层128上，并且半导体芯片10的表面14被布置于管芯贴附材料130内。接合剂122形成于源极接合焊盘18、漏极接合焊盘20和铜层128上。源极接合焊盘18使用电互连(例如，夹子134)与铜层128连接，该夹子134具有通过接合剂122与源极接合焊盘18电连接的端部134A以及通过接合剂122与铜层128电连接的端部134B。

二极管70的阴极76通过接合剂122安装于或接合于铜层128。因而，半导体芯片10的基板、二极管70的阴极76以及半导体芯片10的源极处于相同的电位。由半导体芯片70形成的二极管71的阳极78使用第二电互连(例如，夹子136)与阳极引线408电连接。更具体地，接合剂122形成于二极管70的阳极78上以及形成于阳极引线408上，而夹子136的端部136A通过接合剂122接合于阳极引线108，并且夹子136的端部136B通过接合剂122接合于二极管71的阳极78。夹子136将二极管71的阳极78电耦接至阳极引线408。

半导体芯片10的漏极接合焊盘20通过夹子132与支撑体102电连接，该夹子132具有通过接合剂122与漏极接合焊盘20接合的端部132B以及通过接合剂122与支撑结构102的表面104接合的端部132A；栅极接合焊盘16A和16B分别通过接合导线140和142与二极管70的阳极78电连接；半导体芯片10的源极接合焊盘18通过夹子134和铜层128与阴极76电连接。接合导线(例如，接合导线140和142)可以被称作导线接合部或接合导线。

应当指出，夹子132和136可以由导电互连(例如，接合导线)代替，并且接合导线140、142和144可以由导电夹或互连代替。

如同本领域技术人员所清楚的，支撑体102、直接接合的铜基板116、半导体芯片10、半导体芯片70、夹子132、134和136以及接合导线140、142和144可以被包封在诸如模塑化合物之类的保护材料(未示出)中。

应当指出，管芯接收区102和引线108可以不在同一平面上。然而，本实用新型并不限定于此。应当意识到，半导体构件10可以被配置用于安装在具有例如TO-220轮廓、TO-247轮廓、TO-264轮廓、TO-257轮廓等的通孔封装中。

图16和17所示的级联配置可以由图8所示的电路图表示，其中图16和17的半导体芯片10的III-N晶体管由图8的晶体管84表示，并且图16和17的二极管70由图8的二极管83表示。因而，半导体构件400的半导体芯片10的III-N晶体管的基板材料(即，基板)与III-N晶体管的源极以及二极管71的阴极76电连接。因此，半导体构件400包括级联整流器配置，在该级联整流器配置中，III-N晶体管10的基板处于与半导体芯片10的III-N晶体管的源极以及二极管71的阴极76相同的电位。

图18是根据本实用新型的另一个实施例的包含支撑体102的半导体构件500的顶视图，支撑体102具有与支撑体102接合的半导体芯片10和半导体芯片50。图19是沿图18的剖面线19-19截取的剖面图。为了清晰起见，图18和19在一起进行描述。在图18中示出的是具有表面104的矩形的、导电的支撑体或支撑结构102。半导体构件500还包含栅极引线506、源极引线508和漏极引线510，其中栅极引线506和源极引线508与支撑体102电隔离。举例来说，源极引线508是具有部分508A和部分508B的“T形”结构。半导体构件500被配置为使得源极引线508位于栅极引线506与漏极引线510之间；然而，本实用新型并不限定于此。引线的形状并不是对本实用新型的限定。

绝缘金属基板(例如，具有部分116A和部分116B的直接接合的铜基板116)使用接合剂122接合于表面104。直接接合的铜基板116包含在导电材料层之间的电介质材料层126。更具体地，电介质层126的一部分位于导电材料层124与导电材料层128之间。举例来说，电介质层126是陶瓷，并且导电层124和128是铜。因而，铜层124使用接合剂122接合于表面104。用于接合剂122的合适材料包括焊料、导电性环氧树脂、导电性管芯贴附材料等。

尽管绝缘金属基板116被描述为通过导电材料122接合于支撑体102，但是本实用新型并不限定于此。可替代地，电绝缘材料层可以形成于支撑体102上。然后，导电材料层可以形成于绝缘材料层上。举例来说，导电材料层是铜。用于在导电基板(例如，引线框)上形成绝缘材料以及用于在绝缘材料上形成导电材料的技术是本领域技术人员所已知的。

半导体芯片10被安装于或被接合于直接接合的铜基板116的部分116A。更具体地，管芯贴附材料层130形成于铜层128上，并且半导体芯片10的表面14被布置于管芯贴附材料130内。接合剂122形成于源极接合焊盘18、漏极接合焊盘20和铜层128上。源极接合焊盘18使用夹子134与铜层128连接，该夹子134具有通过接合剂122与源极接合焊盘18电连接的端部134A以及通过接合剂122与铜层128电连接的端部134B。

接合剂122形成于铜层128上，并且半导体芯片50的漏极接触部60通过接合剂122被安装于或者接合于端部128。因而，半导体芯片10的基板、半导体芯片10的源极以及半导体芯片50的漏极处于相同的电位。接合剂122形成于源极接合焊盘58上以及形成于源极引线508上。源极接合焊盘58使用夹子136与源极引线208电连接。更具体地，夹子136的端部136A通过接合剂122接合于源极引线508，并且夹子136的端部136B通过接合剂122接合于源极接合焊盘58。

半导体芯片10的漏极接合焊盘20通过夹子132与支撑体102电连接，该夹子132具有通过接合剂122与漏极接合焊盘20接合的端部132B以及通过接合剂122与导电层128A接合的端部132A；栅极接合焊盘16A和16B分别通过接合导线140和142与源极接合焊盘58电连接；半导体芯片10的源极接合焊盘18通过夹子134与半导体芯片50的漏极接触部60电连接；并且栅极引线506通过接合导线144与栅极接合焊盘56电接合。接合导线(例如，接合导线140、142和144)可以被称作导线接合部或接合导线。

应当指出，夹子132和136可以由导电互连(例如，接合导线)代替，并且接合导线140、142和144可以由导电夹或互连代替。

如同本领域技术人员所清楚的，支撑体102、直接接合的铜基板116、半导体芯片10、半导体芯片50、夹子132、134和136，以及接合导线140、142和144可以被包封在诸如模塑化合物之类的保护材料(未示出)中。

应当指出，管芯接收区102和引线508可以不在同一平面内。然而，本实用新型并不限定于此。应当意识到，半导体构件500可以被配置用于安装在具有例如TO-220轮廓、TO-247轮廓、TO-264轮廓、TO-257轮廓等的通孔封装中。

应当指出，图18和图19所示的级联配置可以由图5所示的电路图表示，其中图18和19的半导体芯片10的III-N晶体管由图5的晶体管84表示，并且图18和19的半导体芯片50的硅晶体管由图5的晶体管82表示。因而，半导体构件500的半导体芯片10的III-N晶体管的基板材料(即，基板)与半导体芯片10的III-N晶体管的源极以及半导体芯片50的硅晶体管的漏极电连接。因此，半导体构件500包含级联场效应晶体管(FET)配置，在该配置中，半导体芯片10的III-N晶体管的基板处于半导体芯片10的III-N晶体管的源极以及硅FET 50的漏极的电位。

图20是根据本实用新型的一个实施例的包含支撑体102的半导体构件600的顶视图，支撑体102具有与支撑体102接合的且被配置用于安装在通孔封装中的半导体芯片10和半导体芯片70。支撑体102已经参照图10进行了描述。接合导线156将半导体芯片10的基板电连接至半导体芯片70的阳极78。

图20所示的级联配置与图9所示的电路图类似，其中图20的半导体芯片10的III-N晶体管由图9的晶体管84表示，并且图20的半导体芯片70的二极管71由图9的二极管83表示。因而，半导体构件600的半导体芯片10的III-N晶体管的基板材料(即，基板)与作为半导体芯片70的阳极78的阳极引线108电连接。因此，半导体构件600包括级联整流器配置，半导体芯片10的III-N晶体管的基板处于与从半导体芯片70制造出的二极管71的阳极相同的电位。

图21是根据本实用新型的一个实施例的包含支撑体102的半导体构件700的顶视图，支撑体102具有与支撑体102接合的且被配置用于安装在通孔封装中的半导体芯片10和二极管70。支撑体102已经参照图10进行了描述。接合导线157将半导体芯片10的III-N晶体管的基板电连接至阳极引线108。因而，接合导线157连同夹子136一起将半导体芯片10的III-N晶体管的基板电连接至半导体芯片70的阳极78。图21所示的级联配置由图9所示的电路图表示，其中图21的III-N晶体管10由图9的晶体管84表示，并且图21的二极管70由图9的二极管83表示。因而，半导体构件700的III-N晶体管半导体芯片10的基板材料(即，基板)与阳极引线108电连接，该阳极引线108与半导体芯片70的阳极78电连接。因此，半导体构件700包括其中半导体芯片10的III-N晶体管的基板处于与从半导体芯片70制造出的二极管71的阳极78相同的电位的级联整流器配置。

图22是根据本实用新型的一个实施例的包含支撑体102A的半导体构件800的顶视图，支撑体102A具有与支撑体102A接合的且被配置用于安装于通孔封装内的半导体芯片10和半导体芯片50。支撑体102A已经参照图12进行了描述。半导体构件800与图12和13的半导体构件200类似，除了接合导线158将半导体芯片10的基板连接至半导体芯片50的源极焊盘58。应当指出，图22所示的级联配置与图6所示的电路图类似，其中图20的半导体芯片10由图6的晶体管84表示，并且图20的硅晶体管50由图6的晶体管82表示。因而，半导体构件200的半导体芯片10的基板材料(即，基板)与半导体构件200的源极引线208电连接，因而处于与硅晶体管50的源极相同的电位。因此，半导体构件800包括级联FET配置，半导体芯片10的基板处于与硅晶体管50的源极相同的电位。

尽管本文已经公开了一些优选的实施例，本领域技术人员根据前述公开内容将会清楚，在不脱离本实用新型的精神和范围的情况下可以对这样的实施例进行变型和修改。期望的是，本实用新型应当仅受所附的权利要求书以及适用的法律的规定和原则所要求的范围限定。