包含电子芯片的半导体晶圆和集成电路芯片的制作方法

本公开内容涉及诸如集成电路的电子部件的制造，更具体地，本公开内容的目的在于在半导体晶圆内形成相对于彼此具有低差量(dispersion)的部件。

背景技术：

集成电子电路通常从其中形成有大量相同电子芯片的半导体晶圆来制造，所述芯片随后通常通过锯切来相互分离。

电子芯片的制造包括大量的掩蔽步骤，具体操作根据每个掩模的图案来执行，例如掺杂注入、层蚀刻和连接层中的电连接。

传统地，可以观察到晶圆的电子芯片包含诸如电容器、晶体管和存储单元的基础部件，它们显示出由制造引起的特定的特性差量。具体地，给定部件在不同的半导体晶圆中将不总是具有相同的值，在同一半导体晶圆的不同芯片中也不总是具有相同的值。

在特定情况下，这种差量非常重要，例如在期望制造调谐电容器时。

为了克服这种差量，在现有技术中使用许多解决方案，诸如：

–对制造方法施加极其严格的约束：这是昂贵的，并且所得到的差量限制通常在晶圆内仅为±7％的量级；

–对所得到的芯片进行分类并且拒绝坏芯片：如果拒绝差量大于±5％的所有芯片，则这会引起大于10％的效率损失；和/或

–在制造结束时执行激光调整：这当然是昂贵且耗时的技术。

因此，需要能够减小电子电路芯片的制造差量以增加制造效率并避免附加步骤(分类、激光调整…)的方案。

技术实现要素：

因此，实施例提供了一种包含电子芯片的半导体晶圆，每个芯片包括第一类型的至少一个部件，该部件与根据芯片在晶圆中的位置而连接或不连接的辅助校正部件相关联。

根据一个实施例，第一类型的部件是电容器，并且辅助部件是与主电容器共享电极并且具有远小于主部件的表面积的辅助电容器，辅助电容器根据芯片在晶圆中的位置而连接或不连接。

根据一个实施例，电容器是ONO类型的。

实施例提供了一种集成电路芯片，通过锯切诸如上述的晶圆而得到。

根据本公开实施例的方案，能够减小电子电路芯片的制造差量以增加制造效率并避免附加步骤。

结合附图，在以下专门的实施例的非限制性描述中详细讨论前述和其他特征以及优势。

附图说明

图1示出了配置在晶圆的各个芯片中的调谐电容器的值，该值取决于这些芯片与晶圆中心的距离；

图2示出了对晶圆的电容调整的策略；

图3示出了差量补偿电容器结构的第一实施例；

图4示出了通过硅晶圆上的步进重复方法所得到的图案的形状；以及

图5示出了差量补偿电容器结构的第二实施例。

具体实施方式

在各个附图中，用相同的参考标号来指定相同的元件，并且进一步，各个附图不按比例绘制。为了清楚，仅示出和描述有助于理解所述实施例的那些步骤和元件。

在本说明书中，为了易于理解，首先将仅考虑特定情况，其中调谐电容器具有硅氧化物-氮化物-氧化物三层作为电介质并且使得它们相对的电极由重掺杂多晶硅制成。这种电容器在这里将称为ONO电容器，并且例如可以用作RF电路的调谐电容器。然而，应该注意，这不是本文所述方法的唯一应用。

本发明人研究了在半导体晶圆中传统制造的ONO电容器的电容的差量。

图1在纵轴上示出了电容器C的值，以及在横轴上示出了与其中制造有至少一个ONO电容器的每个芯片的半导体晶圆的中心的距离r。可以看出，例如，如果电容值在芯片中心处为70pF，则其在芯片外围减小到近似为63pF的值。该实例是在具有200mm直径(8英寸)的晶圆的情况下给出的。

图2示出了半导体晶圆的连续同心区域。应该注意，如果期望所有的ONO电容器在中心处以及晶圆外围处都具有相同的70pF值，则期望在图1的实例的情况下如下这样保持电容器：在中心处(添加0)，向位于第一环中的电容器添加1pF(添加1p)，向位于下一环中的电容器添加2pF(添加2p)，向位于下一环中的电容器添加3pF(添加3p)，向位于下一环中的电容器添加4pF(添加4p)，向位于下一环中的电容器添加5pF(添加5p)，向位于下一环中的电容器添加6pF(添加6p)，以及向位于最后一环中的电容器添加7pF(添加7p)。当然，这种划分为七个区域仅作为实例。可以选择更细的划分(更多区域)或者更粗的划分(更少区域)。

如图3所示，这里提供形成每个电容器具有单个下部板10和多个上部板C、C1、C2、C3。下部板和上部板例如由掺杂多晶硅制成。上部板C具有能够在晶圆中心处提供期望电容(在本文给出的实例中为70pF)的主电容器C的表面积。在该实例中，上部板C1、C2、C3对应于分别具有4pF、2pF和1pF的电容的辅助电容器。

第一连接金属化结构11在与下部板10的接触件与电容器的节点A之间延伸。连接金属化结构12、13、14和15在每个上部板C、C1、C2和C3上的接触件与焊盘22、23、24、25之间延伸。焊盘22、23、24、25在金属化结构20上方延伸，通过未示出的绝缘层将它们分离。金属化结构20通过连接件连接至电容器的第二节点。

根据接触焊盘23、24、25是否放置为与金属化结构20接触，可以向电容器C添加与C1和/或C2和/或C3平行的电容器，这能够向基础电容器添加1pF至7pF的范围的值。这通过掩蔽来进行。对于所有焊盘23-25，在每个焊盘与金属化结构20之间形成或者不形成过孔33-35。所有焊盘22都通过过孔32连接至金属化结构20。应该注意，辅助电容器C1、C2、C3的上部板(它们可以连接或不连接)总是存在的事实，能够使制造简单化，以相同方式制造所有晶圆电容器。根据电容器定位的晶圆区域，仅修改对应于过孔33-35的限定步长的掩模。

上述实例仅仅是实例，并且对应于单个掩模被用于制造晶圆的所有芯片的情况。应该注意，可以选择各个实施例以与电容器C平行地放置至少一个电容器C1、C2、C3。例如，连接件13-15可以中断或可以不中断。

实际上，步进重复方法通常被用于制造集成电路：制造掩模或掩膜版，并且掩膜版从晶圆的一个区域移位到另一个区域。

图4所示的每个正方形都对应于将重复的掩膜版的尺寸。每个正方形通常包括多个芯片，例如1000个。对应于图2的每个环形区域的正方向将包含相同值的电容器，并且该值将根据参照图2描述的区域(Add 0)、(Add 1p)、(Add 2p)、(Add 3p)、(Add 4p)、(Add 5p)、(Add 6p)和(Add 7p)从晶圆的中心偏移到外围。

问题在于，当使用步进重复方法中，所有掩膜版图案是相同的，假设掩膜版从一个重复到下一重复无法修改。

图5示出了辅助电容器校正连接的实施例。在图5的实例中，示出了四个电容器C、C1、C2、C3和后导电板10，后导电板10如前所述通过金属化结构11连接至节点A(电容器的第一电极)。例如作为实例所示，连接至电容器C、C1、C2、C3的每个上部导电层的金属化结构12、13、14和15连接至相互平行配置的焊盘序列。连接件12连接至单个细长焊盘51。连接件13连接至沿着焊盘51的长度的一半延伸的两个细长焊盘61、63中的一个焊盘。连接件14连接至具有焊盘61和62的长度的一半且与其平行延伸的四个焊盘71、72、73、74中的两个交替焊盘。至电容器C3的最后连接件15连接至八个焊盘81-88中的四个交替焊盘。位于细长金属化结构带91、92、93、94上的焊盘通过对应于电容器的端子B的金属化结构95互连。

通过垂直对齐的黑色正方形的线来示出焊盘通过过孔连接或不连接至它们下方的金属化结构的位置的实例。焊盘51总是通过接触件(黑色正方形)连接至下面的金属化结构，即，端子B总是考虑电容器C。在所示实例中，连接至金属化结构13的焊盘61还连接至下面的金属化结构92，即，电容器C1被配置为与电容器C平行。焊盘72配置在使其不连接至金属化结构14的位置处。这表示电容器C2没有与电容器C和C1平行配置。然而，焊盘83连接至下面的金属化结构，该焊盘连接至金属化结构15。因此，电容器C3与电容器C平行配置。因此，在该实例中，只有电容器C、C1和C3是平行连接的，即，在给定数值实例的情况下，4+1pF被添加至电容C(电容器C1和C3的值)。

应该理解，根据过孔的行的水平偏移，0和7pF之间的所有值可以被添加至电容器C的电容。具体掩模确定过孔的行的位置，并且可以在步进重复工艺中，稍微偏移两个连续重复之间的步进重复距离。这能够使得偏移过孔的行。在当前先进技术中，偏移步长可以仅为100nm。

该实例中过孔的行的偏移为水平，然而应该理解，可以选择使用垂直偏移或者水平和垂直偏移的组合的其他结构。因此，可以得到在半导体晶圆的中心以及外围处均具有相同值的ONO电容器。这是在不添加任何附加制造步骤的情况下得到的，但是仅在上面给出的实例中，在步进重复工艺期间稍稍偏移掩模的位置。

如本公开内容的开头所表示的，给出了具体实例，其中形成例如用作调谐电容器的ONO电容器是射频电路。本发明人观察到，参照图1描述的半导体晶圆的中心和外围之间的恒定差量的类型表现用于其他部件。这种差量可以存在于MOS晶体管、存储单元、除ONO电容器之外的电容器(例如，MOS电容器或MIM(金属-绝缘体-金属)电容器)。在MIM电容器的情况下，如ONO电容器的情况，电容器值的分布在晶圆上基本相同(从中心到外围变化)。本发明人观察到，在其他部件中分布可以不同。

因此，本实用新型通常提供制造包含低差量部件的电子芯片的方法，该方法包括以下步骤：根据所述部件在测试半导体晶圆中的位置映射所述部件的平均差量；将校正元件与每个芯片的每个部件相关联；以及根据初始映射，通过掩蔽将校正元件连接至每个部件。

还应该理解，本实用新型适用于除本文描述之外的其他掩蔽工艺。

这些变化、修改和改进认为是本公开内容的一部分，并且包括在本实用新型的精神和范围内。因此，前面的描述仅仅是实例并且不用于限制。仅通过以下权利要求及其等效物来限定本实用新型。