光电二极管器件以及光电二极管探测器的制作方法

本实用新型涉及光电探测器件，具体地，涉及具有改进性能的光电二极管器件以及光电二极管探测器。

背景技术：

半导体光电二极管阵列通过入射光(例如，直接入射的光线，或者 X射线在闪烁体中产生的可见光线)与半导体中原子发生电离反应，从而产生非平衡载流子来检测入射光的。衡量光电二极管阵列性能的参数包括分辨率、信噪比、读出速度、光响应以及像素间电荷串扰等。

例如，X射线经过闪烁体产生的短波长可见光，在硅光器件一侧较浅的深度内产生电子和空穴载流子。这些光生载流子在器件中漂移或扩散而被另一侧的电极所收集，从而产生电信号。由于晶圆中存在缺陷，为避免大部分的光生载流子被缺陷所收集，在制作背入式光电二极管阵列探测器时，常采用较薄的晶圆片，一般为100～150微米。但是，过薄的晶圆片会降低其整体的机械强度，容易发生翘曲和碎片等现象。晶圆片出厂再打磨(以使其减薄)也容易引入颗粒污染，降低入射光收集的量子效率。

需要提供新的结构来改进光电二极管器件或光电二极管阵列的至少一部分性能。

技术实现要素：

有鉴于此，本实用新型的目的至少部分地在于提供一种具有改进性能的光电二极管器件及光电二极管探测器及其制造方法。

根据本实用新型的一个方面，提供了一种光电二极管器件，包括：第一类型重掺杂的衬底，包括彼此相对的第一表面和第二表面，该第一类型重掺杂的衬底充当光电二极管器件的第一电极区域；在衬底的第一表面上生长的外延层，其中，该外延层被第一类型轻掺杂，且衬底中包括沟槽以露出外延层；以及在沟槽内形成的第二类型重掺杂的第二电极区域，其中，该第二电极区域与第一电极区域电隔离。

根据本实用新型的另一方面，提供了一种光电二极管探测器，包括由多个上述光电二极管器件构成的阵列。

根据本实用新型的实施例，一方面，器件的总体厚度可以相对较厚，以保持一定的机械强度；另一方面，第二电极区域可以相对凹入，从而可以改进电荷收集效率。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1A是示出了根据本实用新型实施例的光电二极管探测器的俯视图；

图1B是示出了沿图1所示的AA′线的截面图；

图2A-2J是示出了根据本实用新型实施例的制造图1A和1B所示的光电二极管探测器的流程中部分阶段的截面图；

图3是示出了根据本实用新型另一实施例的光电二极管探测器的截面图；

图4A-4I是示出了根据本实用新型实施例的制造图3所示的光电二极管探测器的流程中部分阶段的截面图；

图4J是示出了根据本实用新型另一实施例的接触部的截面图；

图5是示出了根据本实用新型另一实施例的光电二极管探测器的截面图；

图6A-6I是示出了根据本实用新型实施例的制造图5所示的光电二极管探测器的流程中部分阶段的截面图；

图6J是示出了根据本实用新型另一实施例的接触部的截面图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本实用新型的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本实用新型的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本实用新型的概念。

在附图中示出了根据本实用新型实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本实用新型的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

图1A是示出了根据本实用新型实施例的光电二极管探测器的俯视图，且图1B是示出了沿图1A所示的AA′线的截面图。

如图1A和1B所示，根据该实施例的光电二极管探测器100可以包括在半导体基板101上形成的多个光电二极管器件Pix，每个光电二极管器件Pix可以构成光电二极管探测器100的一个像素。半导体基板101 可以包括各种合适的半导体材料，例如是单晶片(例如，硅(Si)晶片) 或者外延片(在晶片上包括外延层，例如，在Si晶片上包括Si外延层)。半导体基板101包括彼此相对的两个表面：第一表面101-1S和第二表面 101-2S。

半导体基板101可以掺杂为合适的导电类型，例如第一类型(例如， N型)。在此，根据掺杂浓度的不同，半导体基板101可以包括不同的区域101-1和101-2。例如，在单晶片的情况下，101-a可以是该晶片中相对重掺杂的掺杂区，而101-2可以是该晶片中相对轻掺杂的掺杂区。在外延片的情况下，101-1可以是相对重掺杂的晶片，而101-2可以是在晶片101-1上生长的相对轻掺杂的外延层。

第一类型重掺杂区101-1可以充当光电二极管器件Pix的第一电极区域103。另外，在第一表面101-1S一侧，光电二极管器件Pix还可以包括第二电极区域105。在此，第二电极区域105可以被掺杂为与半导体基板101不同的导电类型，例如第二类型(例如，P型)，从而与半导体基板101特别是其中的区域101-2构成PN结。于是，在第一类型为N型且第二类型为P型的情况下，第二电极区域105可以构成光电二极管器件Pix的阳极，而半导体基板101通过第一电极区域103引出从而可以构成光电二极管器件Pix的阴极。根据本实用新型的实施例，第一电极区域103和第二电极区域105可以重掺杂。但是，由于存在轻掺杂区101-2，从而避免了两个重掺杂区域直接相邻，并因此可以抑制隧穿效应。

例如，在单晶片的情况下，半导体基板101的厚度可以为约 200-400μm，且第一电极区域103的厚度可以为约10-100μm；另外，在外延片的情况下，外延层101-2的厚度可以为约50-150μm，且第一电极区域103的厚度可以为约10-150μm。第二电极区域105的厚度可以为约 0.5-5μm。第一电极区域103与第二电极区域105可以彼此电隔离，例如它们之间的间距可以为约10-100μm。

入射光可以从第二表面101-2S处入射到光电二极管器件Pix上。光电二极管器件Pix可以工作于反偏模式。此时，在像素中的光收集有源区(入射面101-2S附近的区域)附近可以形成反偏条件下较宽的空间电荷区。备选地，光电二极管器件Pix也可以工作于零偏模式。此时，在像素中的光收集有源区附近可以形成零偏条件下较窄的内建空间电荷区。可以在第一电极区域103和第二电极区域105处分别引出电极，以便施加偏压和/或读出信号。

入射光可以在光收集有源区中与半导体基板101(特别是区域101-2) 中的硅原子发生碰撞电离，从而产生电子-空穴对。电子可以在内建电场或外加偏置电场作用下，向第一电极区域103漂移或扩散，并最终被第一电极区域103收集。另外，空穴可以在内建电场或外加偏置电场作用下，向第二电极区域105漂移或扩散，并最终被第二电极区域105收集。可以从第二电极区域105读出电信号，并据此得到有关入射光的信息(例如，入射光的强度)。

根据本实用新型的实施例，第二电极区域105相对于第一电极区域 103可以更靠近第二表面101-2S一侧。这样，可以减小空穴载流子与其收集机构之间的距离，从而可以加快空穴载流子的吸收，并可以降低半导体基板缺陷对载流子的捕获，从而提高光响应输出电流。另一方面，光电二极管探测器100整体的厚度仍然可以保持相对较大，从而可以保持一定的机械强度。这例如可以通过在第一表面101-1S一侧使得第二电极区域105凹入来实现。如下所述，这种凹入可以是沟槽结构。

在此，各区域中的掺杂可以通过离子注入、在外延生长时原位掺杂等方式来形成。本领域技术人员知道多种手段来在半导体基板的限定区域中/上形成一定类型的掺杂区。光电二极管器件Pix的第一电极区域103 可以围绕第二电极区域105。另外，在光电二极管探测器100中，各光电二极管器件Pix的第一电极区域103可以彼此连接从而形成一体。各光电二极管器件Pix的第二电极区域105可以彼此分离，并例如按行和列排列成阵列形式。

在此，所谓“重掺杂”和“轻掺杂”是相对而言的。例如，“重掺杂”是指掺杂浓度在约1×10¹⁷cm^-3以上，而“轻掺杂”是指掺杂浓度在约 1×10¹⁷cm^-3以下。另外，第一类型轻掺杂区101-2可以保持高阻，例如电阻率在约100-8×10³Ω·cm。为进行第一类型(例如，N型)掺杂，可以使用N型掺杂剂如磷(P)或砷(As)；为进行第二类型(例如，P型) 掺杂，可以使用P型掺杂剂如硼(B)。

在第二表面101-2S一侧，可形成较薄的一层第一类型重掺杂区107。例如，该第一类型重掺杂区107的厚度为约0.2-1μm。通过该薄层的第一类型重掺杂区107，可以避免光生载流子被硅氧界面处存在的缺陷所复合。另外，在第一类型重掺杂区107上，可以形成绝缘层109。绝缘层109可以包括电介质材料，例如二氧化硅、氮化硅或其组合。在光电二极管探测器100中，各光电二极管器件Pix的第二表面101-2S一侧处的第一类型重掺杂区107和绝缘层109可以连续延伸。

在第一表面101-1S一侧，可以形成钝化层111，以覆盖并保护第一电极区域103和第二电极区域105。钝化层111可以包括电介质材料，例如二氧化硅、氮化硅或其组合。钝化层111可以形成得较薄，例如以大致共形的方式在第一表面101-1S一侧形成；或者可以形成得较厚，并可以例如填满第二电极区域105所对应的沟槽。钝化层111可以在第一表面101-1S一侧连续延伸。在钝化层111中，可以形成分别与第一电极区域103和第二电极区域105相对应的贯穿钝化层111的接触孔。可以形成穿过这些接触孔的电接触部113、115，从而将第一电极区域103和第二电极区域105引出，以便实现所需的电连接。电接触部113、115 可以包括导电材料，例如金属如铜(Cu)、钨(W)等。在该示例中，由于光电二极管探测器100中各光电二极管器件Pix的第一电极区域103 彼此连接成一体，故而可以针对该光电二极管探测器100形成到公共第一电极区域103的公共电接触部113。当然，根据光电二极管探测器100 的规模和布局，可以形成一个或多个公共电接触部113。

这里需要指出的是，在图1A的俯视图中，为清楚起见，并未示出钝化层111和接触部113、115。

图2A-2J是示出了根据本实用新型实施例的制造图1A和1B所示的光电二极管探测器的流程中部分阶段的截面图。

如图2A所示，提供外延片形式的半导体基板101。外延片101可以包括半导体衬底101-1，例如硅晶片。该衬底101-1可以被第一类型(例如，N型)重掺杂，并包括彼此相对的两个表面(图中的上下侧表面)。在衬底101-1的上表面上，可以外延生长外延层101-2。在生长外延层 101-2的同时，可以进行原位掺杂，使得外延层101-2被第一类型轻掺杂。

尽管在此以外延片为例进行描述，但是本实用新型不限于此。例如，可以提供单晶片101，并可以对晶片101进行第一类型(例如，N型) 轻掺杂。然后，在晶片101的一侧表面处，例如可以通过接触式扩散方式，在其中形成第一类型重掺杂区101-1(其余仍然为第一类型轻掺杂的区域标记为101-2)。晶片101可以是单抛型晶片或双抛型晶片。在单抛型晶片的情况下，扩散掺杂可以在非抛光面进行；而在双抛型晶片的情况下，扩散掺杂可以在任一表面进行。通过接触式扩散形成较厚的N+ 区域，可以消除背部打磨所带来的部分表面损伤。

然后，如图2B所示，可以对衬底101-1进行打磨，以减薄外延片101的厚度，例如减薄至约150-250μm。可以对打磨后的表面进行抛光，例如化学腐蚀抛光，以便后继对该表面进行加工。

根据本实用新型的实施例，可以根据外延层的厚度，确定减薄后衬底的厚度。例如，当外延层较厚(例如，大于约100μm)时，可以将衬底的厚度减薄为较小(例如，小于约50μm)；而当外延层较薄(例如，小于约50μm)时，可以将衬底的厚度减薄为较大(例如，大于约100μm)。另一方面，可以使半导体基底101的总厚度保持为约150-250μm。

另外，由于对第一类型重掺杂的衬底101-1研磨，而并不研磨外延层101-2，所以可以降低颗粒污染对量子效率的影响。

第一类型重掺杂的衬底101-1随后可以用作光电二极管器件的第一电极区域。可以根据阵列布局，对第一类型重掺杂的衬底101-1构图，以在其中形成供形成第二电极区域用的沟槽。为了使得第二电极区域与外延层101-2相接触而形成PN结且更好地与第一电极区域相分离，沟槽可以穿透第一类型重掺杂的衬底101-1，并进入第一类型轻掺杂的外延层101-2中。然后，可以在沟槽内，例如在沟槽底部，形成第二电极区域。

这例如可以如下实现。

具体地，如图2C所示，可以通过例如热氧化，在外延片101的相对表面(图2C中的上下两侧表面)上均形成氧化层121。然后，可以通过光刻技术，在衬底101-1一侧的表面(在图2C中，下表面)处的氧化层121中形成一系列开口，这些开口对应于随后将要形成的第二电极区域的位置。下表面处形成有开口的氧化层121随后可以用作刻蚀沟槽时的掩模层，而上表面处的氧化层121随后可以在刻蚀沟槽过程中保护上表面。

然后，如图2D所示，可以对外延片101进行刻蚀，如湿法腐蚀。例如，可以将外延片101浸入硅腐蚀溶液如KOH、TMAH或者HF-HNO₃中。由于下表面处的氧化层121中的开口，在下表面一侧会腐蚀出沟槽 T。由于湿法腐蚀，沟槽T的截面可以呈现出从下表面一侧向着上表面一侧渐缩的形状。根据本实用新型的实施例，可以控制腐蚀的时间，使得沟槽T的深度超过第一类型重掺杂的衬底101-1的厚度(例如，沟槽 T的深度要大于第一类型重掺杂的衬底101-1的厚度约5-10μm)，从而沟槽T穿透第一类型重掺杂的衬底101-1而进入第一类型轻掺杂的外延层101-2中。构图后的第一类型重掺杂的衬底101-1随后可以用作第一电极区域103。

接着，如图2E所示，可以通过例如热氧化，在外延片101的上下表面处均形成氧化层123。在此，为方便起见，将氧化层123示出为与氧化层121一体。根据本实用新型的实施例，可以通过清洗去除氧化层 121，然后再通过热氧化形成氧化层123；或者，可以不去除氧化层121，而直接通过热氧化形成氧化层123(此时，氧化层121可能加厚)。通过这种热氧化工艺，可以去除沟槽T的侧壁由于腐蚀而产生的毛刺或损伤，进一步使沟槽侧壁光滑。

随后，可以对氧化层进行构图，以至少部分地露出沟槽底部区域。例如，如图2F所示，可以通过光刻，在下表面一侧形成的氧化层121/123 中将要形成第二电极区域的位置处形成一系列开口。为了更好地与第一电极区域相分离，这些开口例如可以形成于各沟槽底部的大约中部，且开口的端部可以相对于相应的沟槽侧壁向内缩进。接着，如图2G所示，可以经氧化层121/123中的开口，通过离子注入(例如，注入B或BF₂)，在下表面一侧形成第二类型重掺杂区105(可以退火以激活注入的离子)，其随后可以用作第二电极区域。之后，可以通过清洗去除氧化层121/123。

另外，如图2H所示，还可以在外延层101-2背对衬底101-1一侧的表面上，通过离子注入(例如，注入P或As，注入深度为约0.2-1μm)，形成第一类型重掺杂区107。另外，在第一类型重掺杂区107可以形成绝缘层109。例如，可以通过热氧化，在第一类型重掺杂区107上形成一薄层氧化物。在热氧化过程中，还可以激活所注入的杂质离子。

此外，如图2I所示，还可以在下表面一侧形成钝化层111以便覆盖第一电极区域103和第二电极区域105。例如，可以通过淀积如化学气相淀积(CVD)，在下表面一侧形成二氧化硅层。在该示例中，所淀积的二氧化硅层111相对较薄，从而以大致共形的方式形成于下表面一侧 (具有与下方结构基本上相同或相似的起伏)。

可以制作到第一电极区域103和第二电极区域105的接触部113、 115，以将它们引出。例如，如图2J所示，可以通过光刻，在钝化层111 中与第一电极区域103和第二电极区域105相对应的位置处形成贯穿钝化层111的接触孔。然后，可以在钝化层111上形成导电材料如金属，导电材料填充接触孔，并因此与第一电极区域103和第二电极区域105 连接。可以通过光刻将导电材料构图为分离的电极。

图3是示出了根据本实用新型另一实施例的光电二极管探测器的截面图。

如图3所示，根据该实施例的光电二极管探测器可以包括在半导体基板301上形成的多个光电二极管器件。如上所述，半导体基板301可以是外延片，包括第一类型重掺杂的衬底301-1(厚度例如为约 150-350μm)以及在衬底301-1上生长的第一类型轻掺杂的外延层301-2 (厚度例如为约20-50μm)。衬底301-1可以充当光电二极管器件的第一电极区域303，且每个光电二极管器件还可以包括第二电极区域305。第二电极区域305可以是第二类型重掺杂的(厚度例如为约0.5-5μm)。

在外延层301-2背对衬底301-1的表面一侧，可以形成第一类型重掺杂区307和绝缘层309。另外，在衬底301-1一侧，可以形成钝化层 311。接触部313和315可以穿过钝化层311，分别与第一电极区域303 和第二电极区域305电连接。关于这些部件，可以参见以上描述。在该示例中，钝化层311形成得较厚，且可以具有实质上平坦的表面。

图4A-4I是示出了根据本实用新型实施例的制造图3所示的光电二极管探测器的流程中部分阶段的截面图。

如图4A所示，提供外延片301，例如硅外延片。外延片301可以包括第一类型重掺杂的衬底301-1以及在衬底301-1上生长的外延层301-2。对衬底301-1进行打磨至外延片301的总厚度为约150-250μm。如上所述，可以根据外延层的厚度，确定减薄后衬底的厚度。

如图4B所示，可以通过例如热氧化，在外延片301的相对表面(图 4B中的上下表面)上均形成氧化层321。然后，可以通过光刻技术，在衬底301-1一侧的表面(在图4B中，下表面)处的氧化层321中形成一系列开口，这些开口对应于随后将要形成的第二电极区域的位置。

然后，如图4C所示，可以对外延片301进行刻蚀，如湿法腐蚀。由于下表面处的氧化层321中的开口，在下表面一侧会腐蚀出沟槽T。如上所述，沟槽T的截面可以呈现出从下表面一侧向着上表面一侧渐缩的形状。同样地，沟槽T的深度可以超过第一类型重掺杂的衬底301-1 的厚度(例如，沟槽T的深度要大于第一类型重掺杂的衬底301-1的厚度约5-10μm)，从而沟槽T穿透第一类型重掺杂的衬底301-1而进入第一类型轻掺杂的外延层301-2中。构图后的第一类型重掺杂的衬底301-1 随后可以用作第一电极区域303。

接着，如图4D所示，可以通过例如热氧化，在外延片301的上下表面处均形成氧化层323。在此，为方便起见，将氧化层323示出为与氧化层321一体。通过这种热氧化工艺，可以去除沟槽T的侧壁由于腐蚀而产生的毛刺或损伤，进一步使沟槽侧壁光滑。

随后，如图4E所示，可以通过光刻，在下表面一侧形成的氧化层 321/323中将要形成第二电极区域的位置处形成一系列开口。接着，如图 4F所示，可以经氧化层321/323中的开口，通过离子注入，在下表面一侧形成第二类型重掺杂区305(可以退火以激活注入的离子)，其随后可以用作第二电极区域。之后，可以通过清洗去除氧化层321/323。

另外，如图4G所示，还可以在下表面一侧的表面上形成钝化层311 以便覆盖第一电极区域303和第二电极区域305。在该示例中，所淀积的二氧化硅层311相对较厚，从而可以完成填满沟槽，并超出外延片301 的下表面。可以对钝化层311进行平坦化处理例如化学机械抛光(CMP)。

此外，如图4H所示，还可以在外延层301-2背对衬底301-1一侧的表面上，通过离子注入，形成第一类型重掺杂区307。另外，在第一类型重掺杂区307可以形成绝缘层309。例如，可以通过热氧化，在第一类型重掺杂区307上形成一薄层氧化物。在热氧化过程中，还可以激活所注入的杂质离子。

可以制作到第一电极区域303和第二电极区域305的接触部313、 315，以将它们引出。例如，如图4I所示，可以通过光刻，在钝化层311 中与第一电极区域303和第二电极区域305相对应的位置处形成贯穿钝化层311的接触孔。然后，可以在钝化层311上形成导电材料如金属，导电材料填充接触孔，并因此与第一电极区域303和第二电极区域305 连接。可以通过光刻将导电材料构图为分离的电极。

根据本实用新型的另一实施例，如图4J所示，在钝化层311中形成接触孔之后，可以在其中生长第二类型重掺杂的半导体材料如多晶硅。可以通过光刻将半导体材料构图为分离的部分315′。然后，可以在钝化层311上形成电介质层311′。按照以上类似的方式，可以在电介质层311′中形成分别与第一电极区域303和掺杂半导体315′电连接的接触部313、 315。这可以避免在深接触孔中填充金属的困难。

尽管图4J的示例中，将到第一电极区域303的接触部313示出为由金属材料一体形成，但是本实用新型不限于此。例如，该接触部313可以按照与接触部315相同的方式形成，从而也可以包括掺杂半导体和金属的叠层结构。

图5是示出了根据本实用新型另一实施例的光电二极管探测器的截面图。

如图5所示，根据该实施例的光电二极管探测器可以包括在半导体基板501上形成的多个光电二极管器件。如上所述，半导体基板501可以是外延片，包括第一类型重掺杂的衬底501-1(厚度例如为约 150-350μm)以及在衬底501-1上生长的第一类型轻掺杂的外延层501-2 (厚度例如为约20-50μm)。衬底501-1可以充当光电二极管器件的第一电极区域503，且每个光电二极管器件还可以包括第二电极区域505。第二电极区域505可以是第二类型重掺杂的(厚度例如为约0.5-5μm)。

在外延层501-2背对衬底501-1的表面一侧，可以形成第一类型重掺杂区507和绝缘层509。在衬底501-1一侧，可以形成钝化层511。接触部513和515可以穿过钝化层511，分别与第一电极区域503和第二电极区域505电连接。关于这些部件，可以参见以上描述。

该实施例的构造与以上图3中所示的构造大致相同，但是用来形成第二电极区域505的沟槽具有大致竖直的侧壁。

图6A-6I是示出了根据本实用新型实施例的制造图5所示的光电二极管探测器的流程中部分阶段的截面图。

如图6A所示，提供外延片501，例如硅外延片。外延片501可以包括第一类型重掺杂的衬底501-1以及在衬底501-1上生长的外延层501-2。对衬底501-1进行打磨至外延片501的总厚度为约150-250μm。如上所述，可以根据外延层的厚度，确定减薄后衬底的厚度。

如图6B所示，可以通过例如热氧化，在外延片501的相对表面(图 6B中的上下表面)上均形成氧化层521。然后，可以通过光刻技术，在衬底501-1一侧的表面(在图6B中，下表面)处的氧化层521中形成一系列开口，这些开口对应于随后将要形成的第二电极区域的位置。

然后，如图6C所示，可以对外延片501进行刻蚀。由于下表面处的氧化层521中的开口，在下表面一侧会刻蚀出沟槽T。在此，可以利用干法刻蚀如反应离子刻蚀(RIE)。于是，沟槽T可以具有大致竖直的侧壁。同样地，沟槽T的深度可以超过第一类型重掺杂的衬底501-1的厚度(例如，沟槽T的深度要大于第一类型重掺杂的衬底501-1的厚度约5-10μm)，从而沟槽T穿透第一类型重掺杂的衬底501-1而进入第一类型轻掺杂的外延层501-2中。构图后的第一类型重掺杂区随后可以用作第一电极区域503。

接着，如图6D所示，可以通过例如热氧化，在外延片501的上下表面处均形成氧化层523。在此，为方便起见，将氧化层523示出为与氧化层521一体。通过这种热氧化工艺，可以去除沟槽T的侧壁由于腐蚀而产生的毛刺或损伤，进一步使沟槽侧壁光滑。

随后，如图6E所示，可以通过以大致垂直于基板表面501-1S的方向进行RIE，去除氧化层521/523的横向延伸部分，而留下其竖直延伸部分。于是，沟槽T的侧壁被氧化层523所覆盖，而其底部可以露出。接着，如图6F所示，可以通过离子注入，在下表面一侧形成第二类型重掺杂区505(可以退火以激活注入的离子)，其随后可以用作第二电极区域。之后，可以通过清洗去除氧化层521/523。

另外，如图6G所示，还可以在下表面一侧形成钝化层511以便覆盖第一电极区域503和第二电极区域505。在该示例中，所淀积的二氧化硅层511相对较厚，从而可以完成填满沟槽，并超出外延片501的第二表面501-1S。可以对钝化层511进行平坦化处理如CMP。

此外，如图6H所示，还可以在外延层501-2背对衬底501-1一侧的表面上，通过离子注入，形成第一类型重掺杂区507。另外，在第一类型重掺杂区507可以形成绝缘层509。例如，可以通过热氧化，在第一类型重掺杂区507上形成一薄层氧化物。在热氧化过程中，还可以激活所注入的杂质离子。

可以制作到第一电极区域503和第二电极区域505的接触部513、 515，以将它们引出，如图6I所示。或者，如图6J所示，可以形成掺杂半导体515′和金属515的叠层结构的接触部。对此，可以参见以上的描述。

在以上实施例中，仅对于到第二电极区域的接触部形成叠层结构。但是，本实用新型不限于此。例如，对于到第一电极区域的接触部，也可以类似地形成叠层结构。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本实用新型的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本实用新型的范围。本实用新型的范围由所附权利要求及其等价物限定。不脱离本实用新型的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本实用新型的范围之内。