具有电磁干扰屏蔽结构的半导体封装的制作方法
本公开总体上涉及半导体封装，并且更具体而言涉及具有电磁屏蔽结构的半导体封装。
背景技术：
集成电路和其它电子器件可以被封装在半导体封装上。半导体封装可以被集成到诸如消费电子系统的电子系统上。在一些情况下，半导体封装上提供的集成电路和/或电子器件可能会彼此干扰或干扰集成了所述半导体封装的系统的其它电子部件。
附图说明
现在将参考附图，附图未必按比例绘制，并且其中：
图1a-图1d描绘了根据本公开的示例性实施例的具有线屏蔽结构的示例性半导体封装及制造过程的简化截面示意图。
图2描绘了根据本公开的示例性实施例的具有线屏蔽结构的示例性半导体封装的简化透视图。
图3描绘了根据本公开的示例性实施例的具有线屏蔽结构和模塑层的示例性半导体封装的简化透视图。
图4a-图4d描绘了根据本公开的示例性实施例的具有带屏蔽结构的示例性半导体封装及制造过程的简化截面示意图。
图5描绘了根据本公开的示例性实施例的具有带屏蔽结构的示例性半导体封装的简化透视图。
图6描绘了根据本公开的示例性实施例的具有带屏蔽结构和模塑层的示例性半导体封装的简化透视图。
图7a和图7b描绘了简化截面示意图，其示出了根据本公开的示例性实施例的在管芯和半导体封装之间具有电气和机械耦合、并且具有电磁干扰(emi)屏蔽结构的半导体封装。
图8描绘了简化截面示意图，其示出了根据本公开的示例性实施例的在一个或多个电子部件周围具有emi屏蔽件的系统级封装(sip)。
图9描绘了流程图，其示出了根据本公开的示例性实施例的用于制造图1-图8的半导体封装的示例性方法。
具体实施方式
下文参考附图更完整地描述本公开的实施例，附图中示出了本公开的示例性实施例。然而，本公开可以体现成很多不同形式，并且不应被解释为限于本文阐述的示例性实施例；相反，提供这些实施例是为了使本公开透彻和完整，并将向本领域的技术人员完整传达本公开的范围。在所有附图中，相似的附图标记指代相似、但未必相同或等同的元件。
以下实施例得到充分详细的描述，以使至少本领域技术人员能够理解并使用本公开。要理解的是，基于本公开，其它实施例将是显而易见的，并且可以做出过程、机械、材料、尺寸、处理设备和参数方面的改变而不脱离本公开的范围。
在以下描述中，给出了众多具体细节以提供对本公开的各种实施例的透彻理解。然而将显而易见的是，可以在没有这些具体细节的情况下实践本公开。为了避免使本公开难以理解，一些公知的系统配置和过程步骤可能不会被完全详细公开。同样，示出本公开的实施例的附图为半示意性且不成比例的，并且特别地，为了呈现清晰的目的一些尺寸可以在附图中被放大。此外，在将多个实施例公开和描述为有一些共同特征的情况下，为了例示、描述及其理解的清晰和容易，一般将利用类似附图标记描述类似和相似特征，即使这些特征是不同的。
本文使用的术语“水平”可以被定义为平行于平面或表面(例如，衬底的表面)的方向，不论其取向如何。本文使用的术语“竖直”可以指正交于刚刚所述的水平方向的方向。可以相对于水平平面引用诸如“上”、“上方”、“下方”、“底部”、“顶部”、“侧面”(如在“侧壁”中)、“高”、“低”、“上层”、“之上”和“之下”等术语。本文使用的术语“处理”包括根据形成所描述的结构的需要来沉积材料或光致抗蚀剂、图案化、曝光、显影、蚀刻、清洁、烧蚀、抛光和/或去除材料或光致抗蚀剂。
本公开的实施例可以提供一种半导体封装和一种制造该半导体封装的方法。在示例性实施例中，半导体封装可以具有一个或多个电磁干扰(emi)屏蔽结构，如本文所述。可以使用本文公开的方法来制造具有emi屏蔽结构的这些半导体封装。
在示例性实施例中，半导体封装结构可以包括封装衬底。在一些情况下，封装衬底可以是有机结构。在其它情况下，封装衬底可以是无机的(例如，陶瓷、玻璃等)。在示例性实施例中，封装衬底可以包括芯层，在芯层的一侧或两侧上构建有一个或多个互连层。在其它示例性实施例中，封装衬底可以是无芯衬底。包括至少一个集成电路管芯的一个或多个电子部件可以经由任何适当机制而电气和机械耦合到封装衬底，所述适当机制例如是金属柱(例如，铜柱)、倒装芯片凸块、焊料凸块、任何类型的低铅或无铅焊料凸块、锡铜凸块、引线接合、楔形接合、受控塌缩芯片连接(c4)、各向异性导电膜(acf)、不导电膜(ncf)、其组合等。可以在封装衬底的一侧或两侧上提供半导体封装-到-板级互连。在示例性实施例中，半导体封装-到-板级互连可以是球栅阵列(bga)连接。
根据一些示例性实施例，半导体封装可以具有提供于半导体封装的表面上的接地层，例如半导体封装的顶部互连层上的接地层。在其它示例性实施例中，半导体封装可以具有形成于处于封装衬底内(例如不处于封装衬底的表面上的封装芯层和/或构建层上)的层中的接地平面。为了对电子部件进行机械保护，可以在半导体封装的表面上的一个或多个电子部件的顶部形成模塑件。可以在封装衬底的一侧或两侧上提供半导体封装-到-板级互连。
如本文中所示，可以实施所述过程以同时或接近同时制造多个具有emi屏蔽的半导体封装。可以利用任何各种过程或其序列来制造半导体封装。尽管这里以各种最终和/或暂时结构和/或特征的制造示出了特定制造序列，但根据本公开的示例性实施例，可以实施用于制造类似特征的任何变型。再者，根据本公开的示例性实施例，可以存在比本文针对半导体封装的制造所公开的特征更多和/或更少的特征。尽管这里描绘的截面示出了在封装衬底面板上同时制造的特定数量的半导体封装，但应当理解，可以存在在特定封装衬底面板上同时或接近同时制造的任何数量的半导体封装。此外，尽管描绘了用于制造具有emi屏蔽的半导体封装的过程的序列的示例性实施例，但将要认识到，可以存在可以通过本文所示的任何过程来同时和/或接近同时处理的任何数量的封装衬底面板。例如，一些过程可以是批处理过程，其中特定单元(例如，封装衬底面板)可以与另一个该单元一起处理。在其它情况下，可以在半成品(wip)上以顺序方式执行单元过程。
本文公开的是在半导体封装上提供emi屏蔽的系统和方法。在一些方面中，一种屏蔽结构可以充当由导电材料或由可以用于阻挡发射到在封装级由屏蔽结构包围的一个或多个电子部件/从所述一个或多个电子部件发射的电场和/或磁场的这种材料的网格形成的外壳。在一个实施例中，线和/或带接合可以用于制造屏蔽结构。例如，可以从封装的一侧上的连接接地焊盘到封装的另一侧上的连接接地焊盘提供一个或多个线和/或带接合。其可以以预定密度重复多次。在示例性实施例中，可以设计预定密度的线和/或带接合以满足屏蔽件的电气和/或磁要求，例如，小于或等于被屏蔽的电子部件所产生的辐射波长的大致一半。此外，将线的端子中的每个附接到连接接地焊盘可以生成接地屏蔽，接地屏蔽可以耗散本来会干扰信号完整性的外部能量，从而提供局部和/或全局屏蔽。系统和方法可以具有最小的占地面积，并可以在单一化之前直接在半导体衬底上完成。
本文公开的半导体封装结构因而可以具有附接到半导体衬底的表面并从该表面突出、并且包围半导体衬底上提供的一个或多个电子部件(例如，集成电路等)的一个或多个接合线和/或带。这些接合线和/或带可以具有被设计成拒绝预定范围的频率/波长的电磁噪声和/或干扰的放置密度(例如，间距、交叠、接合距离等)。在一些示例性实施例中，设置于半导体封装的表面上的接合线和/或带可以用于围绕设置在半导体封装上的集成电路中的一个或多个的笼子。
在一些示例性实施例中，附接到接地焊盘的多个接合线和/或带可以设置在半导体封装和/或一个或多个集成电路的周边周围。在形成接地接合线和/或带之后，半导体封装表面连同设置于其上的电子部件可以被包封于模塑件中。接地接合线和/或带的部分(例如，尖端)可以通过模塑件的顶表面被暴露。接下来，金属层可以被设置在模塑件的顶部并接触接地接合线和/或带的暴露部分。于是，叠覆在模塑件上的顶部金属和接地接合线和/或带的组合可以在半导体封装的一个或多个集成电路周围提供法拉第笼，其可以适于拒绝目标电磁干扰。该类型的emi屏蔽件的顶部金属可以通过任何适当的机制沉积，所述机制包括但不限于金属箔层压、物理气相沉积、化学气相沉积、溅镀、金属膏沉积、其组合等。
图1a-图1d总体上示出了根据本公开的各方面的衬底、电子部件(替代地在全文中称为管芯)和线屏蔽结构的截面图。图1a示出了衬底103，其具有嵌入式接地平面104、示例性一个或多个电子部件110、112和116(以下统称为110，除非明确做出其它表述)以及示例性一个或多个接地连接焊盘105、107、109、111、114和118以及相对于当前观察角的垂直方向上的接地连接焊盘115、117和119(以下统称为105，除非明确做出其它表述)。尽管在此出于例示的目的示出了三个电子部件110、112和116，但要理解，可以有更大或更少数量的电气部件。接地连接焊盘105可以电连接到嵌入式接地平面104。接地连接焊盘105可以用于进行与线屏蔽结构的电连接，如稍后的附图和相关论述中将要详述的。
在各种实施例中，半导体封装衬底103可以具有任何适当尺寸和/或形状。例如，在示例性实施例中，半导体封装衬底103可以是矩形面板。在示例性实施例中，半导体封装衬底103可以由任何适当材料制造，所述材料包括聚合物材料、陶瓷材料、塑料、复合材料、玻璃、玻璃纤维片的环氧树脂层压体、fr-4材料、fr-5材料、其组合等。衬底可以具有芯层以及芯层的任一侧上的任何数量的互连构建层。芯层和/或互连构建层可以是任何多种前述材料，并且在一些示例性实施例中，可以不由相同材料类型构造。将要认识到，可以通过任何适当方式制造构建层。例如，构建互连的第一层可以包括提供封装衬底芯，其中形成或不形成穿通孔。可以在半导体衬底芯材料上层压电介质层压体材料。可以使用任何适当机制，包括光刻、等离子体蚀刻、激光烧蚀、湿法蚀刻、其组合等，在构建层中对过孔和/或沟槽进行图案化。过孔和沟槽可以分别由构建层内的竖直和水平金属迹线界定。然后可以利用金属例如通过金属无电镀、金属电解电镀、物理气相沉积、其组合等填充过孔和沟槽。可以通过任何适当的机制，例如蚀刻、清洁、抛光和/或化学机械抛光(cmp)、其组合等，去除过量的金属。可以通过相同的前述过程形成芯的任一侧上的后续构建层(例如，更高层级的构建层)。
在示例性实施例中，接地平面104可以是半导体封装衬底103内的构建层(例如，具有互连的构建层)。在具有emi屏蔽的最终封装衬底工作时，可以将接地平面短接到地，例如其上设置了具有emi屏蔽件的最终封装衬底的印刷电路板(pcb)上。在示例性实施例中，接地平面可以电连接到一个或多个接地连接焊盘105。接地连接焊盘105可以是半导体封装衬底103的顶表面上的一个或多个焊盘和/或互连迹线(例如，表面布线迹线)。
半导体封装衬底103可以具有设置于其上的一个或多个电子部件或器件110。如所述，尽管出于例示的目的，图1a-图1d中绘示了每个半导体封装衬底100仅一个电子部件110，但要认识到，根据本公开的示例性实施例，可以在具有emi屏蔽件的每个半导体封装中设置任何适当数量的电子部件110。电子部件110可以是任何适当的电子部件，包括但不限于集成电路、表面安装器件、有源器件、无源器件、二极管、晶体管、连接器、电阻器、电感器、电容器、微机电系统(mems)、其组合等。电子部件110可以经由任何适当机制而电气和机械耦合到半导体封装衬底103，所述适当机制例如是金属柱(例如，铜柱)、倒装芯片凸块、焊料凸块、任何类型的低铅或无铅焊料凸块、锡铜凸块、引线接合、楔形接合、受控塌缩芯片连接(c4)、各向异性导电膜(acf)、不导电膜(ncf)、其组合等。
在一些实施例中，电子器件110、112和116彼此的间隔可以是预定的，以符合一项或多项行业标准。电子器件110到接地连接焊盘105的间隔也可以是预定的，以符合一项或多项行业标准。半导体芯片的高度可以是预定的，以符合要执行的一个或多个过程。接地连接焊盘105均可以连接到电迹线(未示出)，并可以连接到嵌入式接地平面104。
图1b表示图1a的继续，增加了线屏蔽结构120、122和124，其分别包围芯片110、112和116。线屏蔽结构120、122和124(以下统称为120，除非明确做出其它表述)可以通过接合来制造，例如通过引线接合、直接接合、等离子体激活接合、阳极接合、共晶接合、粘结剂接合、热压接合、反应接合等来制造。在一个实施例中，线屏蔽结构120可以被预先制造并且然后经由拾取和放置技术而附接到衬底。线屏蔽结构120可以通过其与接地连接焊盘105的连接而接口连接到衬底。所述连接例如可以由铜/银冶金术表征，其中线包括铜，并且接地焊盘包括银。在其它示例性实施例中，线可以包括金、银或铜、铝、和/或其它适合的金属及其组合。此外，线屏蔽结构可以使用任何适当的机制和/或冶金术来制造。在示例性制造中，具有加热尖端的线喷嘴可以用于在连接接地连接焊盘105之上放置线，以将线熔合到焊盘上。然后，通过如下方式引出线，其中线在预定距离(例如，管芯110的最终高度等)内是相对直的并且是竖直的，然后被弯折，以形成通往另一接合焊盘或虚设表面(例如，在制造期间在管芯110上方或下方提供的暂时和/或牺牲试样片)的第二接合线。
在一些实施例中，线屏蔽结构120的高度可以超过半导体芯片110的高度相对小的裕量。在这种实施方式中，可以使具有emi结构的最终半导体封装的形状因子最小化。线的直径可以大致在大约5微米(μm)到大约100毫米(mm)的范围中，示例性直径/半径为大约1mm。线屏蔽结构120的间距可以为大约20μm到大约100mm。在示例性方面中，栅格的间距可以使得栅格中的最大间隙的尺寸大约小于或等于从被保护芯片发射的辐射的波长的大约一半。在一些方面中，并非所有芯片110(及其它，未示出)都被线屏蔽结构120覆盖。
图1c表示具有增加的模塑层130的图1b的继续。模塑层130可以提供线屏蔽结构120的结构支撑并提供环境保护。在一些方面中，传递模塑法可以用于增加模塑层130。在其它方面中，模塑层130可以部分或完全由模塑化合物制成，模塑化合物可以是任何适当的模塑材料。例如，模塑化合物可以是液体分配热固性环氧树脂模塑化合物。可以使用任何适当的机制，包括但不限于液体分配、旋涂、喷涂、其组合等，在堆叠管芯封装110的表面上沉积模塑化合物。
模塑化合物可以在被分配到衬底103的顶表面上之后在由版框表面在其上施加压力时被固化。在示例性实施例中，版框(例如，压在设置于衬底103顶部的液体模塑材料顶部的相对平坦表面)自身可以被加热。在固化(例如，交联)时，沉积的模塑化合物可以硬化并形成模塑层130以粘附到衬底103并包封电子部件110。在示例性实施例中，模塑层130中可以具有填料和/或其它材料，以优先控制热膨胀系数(cte)，减小应力，赋予阻燃性，促进粘附，和/或减少模塑层130中的水汽摄入。在示例性实施例中，模塑层130可以是任何适当的厚度。例如，模塑层130的厚度可以是大约1mm。在其它情况下，模塑件130的厚度可以大致在大约200μm和800μm之间的范围内。在其它情况下，模塑层130的厚度可以大致在大约1mm和大约2mm之间的范围内。
可以优化工艺参数以确保完全填充模具腔体并消除模塑化合物中的孔隙。取决于线屏蔽结构120的尺寸，模塑过程可以被进一步优化以防止可能导致封装内部的电气短路的线摇摆。被控制的过程参数包括传递速率、温度和压力。最终固化周期(温度和时间)可以是预定的，以确保被模塑的封装的可靠性。模塑层130的高度可以相当于(例如，大致10μm到大致100μm)线屏蔽结构120的高度或超过线屏蔽结构120的高度(例如，大于大约10μm到大约100μm)。
图1d描绘了根据本公开的示例性实施例的具有线屏蔽结构120的示例性半导体封装的示意截面，该半导体封装已经被单一化以形成具有emi屏蔽件的个体半导体封装132、134和136。具体而言，该图示出了各种电子部件110和连接到相应接地连接焊盘105的相应线屏蔽结构120的单一化。每个单一化的结构132、134和136可以被视为独立的电气单元，具有其自己的电子部件110和线屏蔽结构120。在衬底103上制造的个体半导体封装可以通过切割穿过每个个体半导体封装的边缘而被单一化，以在它们之间提供分隔140、142和144。可以使用激光烧蚀、锯或任何其它适当的机制来执行单一化。
图2示出了具有emi屏蔽件的半导体封装200的简化三维图示，其具有衬底203、电子部件210和用于电子部件210的屏蔽结构。具体而言，图2示出了电气附接到衬底203的线屏蔽结构220，衬底203具有嵌入式接地平面204(未示出)、示例性电子部件210、以及示例性接地连接焊盘205、207、209、211、214和218、以及相对于当前观察角在垂直方向上的接地连接焊盘215、217和219(下文统称为205，除非明确做出其它表述)。尽管在此出于例示的目的示出了一个电子部件210，但要理解，可以有更大或更少数量的电气部件。接地连接焊盘205可以电连接到嵌入式接地平面204(未示出)。接地连接焊盘205用于进行通往线屏蔽结构220的电连接。
图3示出了具有emi屏蔽件的半导体封装300的简化三维图示，其具有提供于衬底303的顶部的模塑层330、电子部件315和用于电子部件315的线屏蔽结构320。在一些实施例中，模塑层330可以提供线屏蔽结构320的结构支撑并提供环境和/或物理保护。在一些方面中，传递模塑法可以用于增加模塑层330。在其它方面中，模塑层330可以部分或完全由模塑化合物制成，其可以是任何适当的模塑材料。在示例性实施例中，模塑层330可以是任何适当的厚度。例如，模塑层330的厚度可以是大致1mm。在其它情况下，模塑层330的厚度可以大致在大约200μm和800μm之间的范围内。在其它情况下，模塑层330的厚度可以大致在大约1mm和大约2mm之间的范围内。在一个实施例中，模具厚度可以在大约800μm到1mm之间和/或也可以大于大约2mm。
图4a-图4d总体上示出了衬底403、电子部件和带屏蔽结构的简化截面图。具体而言，图4a示出了衬底403，其具有嵌入式接地平面404、示例性芯片410、412和116(以下统称为410，除非明确做出其它表述)、以及示例性接地连接焊盘405、407、409、411、414和418以及在垂直方向上的接地连接焊盘415、417和419(以下统称为405，除非明确做出其它表述)。接地连接焊盘405可以电连接到嵌入式接地平面404。衬底403可以是任何适当尺寸和/或形状。例如，在示例性实施例中，衬底403可以是矩形面板。在示例性实施例中，半导体封装衬底403可以由任何适当材料制造，所述材料包括聚合物材料、陶瓷材料、塑料、复合材料、玻璃、玻璃纤维片的环氧树脂层压体、fr-4材料、fr-5材料、其组合等。衬底可以具有芯层以及芯层的任一侧上的任何数量的互连构建层。芯层和/或互连构建层可以是任何各种前述材料，并且在一些示例性实施例中，可以不由相同材料类型构造。将认识到，可以通过任何适当方式制造构建层。例如，构建互连的第一层可以包括提供封装衬底芯，其中形成或不形成穿通孔。可以在半导体衬底芯材料上层压电介质层压体材料。可以使用任何适当机制，包括光刻、等离子体蚀刻、激光烧蚀、湿法蚀刻、其组合等，在构建层中对过孔和/或沟槽进行图案化。过孔和沟槽可以分别由构建层内的竖直和水平金属迹线界定。然后可以利用金属例如通过金属无电镀、金属电解电镀、物理气相沉积、其组合等来填充过孔和沟槽。可以通过任何适当的机制，例如蚀刻、清洁、抛光和/或化学机械抛光(cmp)、其组合等，去除过量的金属。可以通过相同的前述过程形成芯的任一侧上的后续构建层(例如，更高层级的构建层)。
电子器件410的间隔可以是预定的，以符合一项或多项行业标准。电子器件410到接地连接焊盘405的间隔也可以是预定的，以符合一项或多项行业标准。半导体芯片的高度可以是预定的，以符合要执行的一个或多个过程。接地连接焊盘405均可以连接到电迹线(未示出)，并且可以连接到嵌入式接地平面404。
在示例性实施例中，接地平面404可以是衬底403内的构建层(例如，具有互连的构建层)。在具有emi屏蔽件的最终封装衬底工作时，可以将接地平面短接到地，例如其上设置了具有带屏蔽结构的最终封装衬底的印刷电路板(pcb)上。在示例性实施例中，接地平面可以电连接到一个或多个接地连接焊盘405。接地连接焊盘405可以是衬底403的顶表面上的一个或多个焊盘和/或互连迹线(例如，表面布线迹线)。
衬底403可以具有设置于其上的一个或多个电子部件或器件410。尽管出于例示的目的，图4a-图4d中描绘了每个衬底400仅三个电子部件410，但将认识到，根据本公开的示例性实施例，可以在具有相应带屏蔽结构的每个半导体封装中设置任何适当数量的电子部件410。电子部件410可以是任何适当的电子部件410，包括但不限于集成电路、表面安装器件、有源器件、无源器件、二极管、晶体管、连接器、电阻器、电感器、电容器、微机电系统(mems)、其组合等。电子部件410可以经由任何适当机制而电气和机械耦合到半导体封装衬底403，所述适当机制例如是金属柱(例如，铜柱)、倒装芯片凸块、焊料凸块、任何类型的低铅或无铅焊料凸块、锡铜凸块、引线接合、楔形接合、受控塌缩芯片连接(c4)、各向异性导电膜(acf)、不导电膜(ncf)、其组合等。
图4b表示具有增加的带屏蔽结构420(以下统称为420，除非明确做出其它表述)的图4a的继续，带屏蔽结构420覆盖电子部件和/或管芯410。带屏蔽结构420可以通过例如带接合、直接接合、等离子体激活接合、阳极接合、共晶接合、粘结剂接合、热压接合、反应接合等来制造。在一个实施例中，带屏蔽结构420可以被预先制造并且然后经由拾取和放置技术而附接到衬底。带屏蔽结构420通过其与接地连接焊盘405的连接而接口连接到衬底403。连接例如可以由铜/银冶金术表征，其中带包括铜，并且接地焊盘包括银。在其它示例性实施例中，带可以包括金、银、或铜、铝和/或其它适当金属及其组合。在一些实施例中，带屏蔽结构420的高度可以刚刚超过电子部件和/或管芯410的高度。带的直径可以为大致10μm到大致100mm，示例性直径为大致1mm。带屏蔽结构420的间距可以为大致100微米。在示例性方面中，带屏蔽结构的最大间隙尺寸可以小于或等于从被屏蔽电子部件发射的辐射的波长的大致一半。在一些方面中，并非所有电子部件410、412和416(及其它，未示出)都被带屏蔽结构420覆盖。
图4c表示具有增加的模塑层430的图4b的继续，除了模塑层430的顶部的金属层432、434、436(本文统称为432，除非明确做出其它表述)之外，模塑层430用于带屏蔽结构420、422、424的结构支撑以及环境保护。在一些方面中，传递模塑法可以用于模塑层。可以优化过程参数以减少和/或消除模塑化合物中的孔隙。取决于带屏蔽结构420的尺寸，模塑过程可以被进一步优化以防止可能导致封装内部的电气短路的带摇摆。被控制的过程参数包括传递速率、温度和压力。最终固化周期(温度和时间)可以是预定的以确保模塑封装的可靠性。模塑层430的高度可以相当于(例如，大致10μm到大致100μm内)带屏蔽结构420的高度或超过带屏蔽结构420的高度(例如，大于大约10μm到大约100μm)。
模塑层430可以部分或完全由模塑化合物制成，模塑化合物可以是任何适当的模塑材料。例如，模塑化合物可以是液体分配热固性环氧树脂模塑化合物。可以使用任何适当的机制，包括但不限于液体分配、旋涂、喷涂、其组合等，在电子器件410的表面上沉积模塑化合物。根据本公开的示例性实施例，可以使用加热的版框和/或在加热环境中使模塑化合物固化。固化过程可以驱动模塑化合物的交联和/或硬化以形成模塑件。在示例性实施例中，模塑件中可以具有填料和/或其它材料，以优先控制热膨胀系数(cte)，减小应力，赋予阻燃性，促进粘附，和/或减少模塑层430中的水汽摄入。在示例性实施例中，模塑层430可以是任何适当的厚度。
模塑化合物可以在被分配到衬底403的顶表面上之后在由版框表面在其上施加压力时被固化。在示例性实施例中，版框(例如，压在设置于衬底403顶部的液体模塑材料顶部的相对平坦表面)自身可以被加热。在固化(例如，交联)时，沉积的模塑化合物可以硬化并形成模塑层430以粘附到衬底403并包封电子部件410。在示例性实施例中，模塑层430中可以具有填料和/或其它材料，以优先控制热膨胀系数(cte)，减小应力，赋予阻燃性，促进粘附，和/或减少模塑层430中的水汽摄入。在示例性实施例中，模塑层430可以是任何适当的厚度。例如，模塑层430的厚度可以是大约1mm。在其它情况下，模塑件408可以大致在大约200μm和800μm厚之间的范围内。在其它情况下，模塑件108的厚度可以大致在大约1mm和大约2mm之间的范围内。
在一些实施例中，金属层432可以与带屏蔽结构420电连接。金属层432可以层压于模塑层430顶部。金属层432或金属层压体可以是任何适当的材料。在一些示例性实施例中，金属层432可以是铜片。在其它示例性实施例中，金属层432可以是金片、锡片、银片、其组合等。金属片可以是任何适当厚度。在示例性实施例中，金属层432可以大致在大约25μm到大约500μm的范围中。
在各种实施例中，金属层432的厚度可以是10μm到大致100μm，示例性厚度大致为1mm。金属层432可以包括铝、银、铜等和/或铝、银、铜等的合金。金属层可以经由溅镀、膏料印刷、刮印、原子层沉积(ald)或多种不同的物理气相沉积(pvd)技术来沉积。金属层432可以通过任何适当工艺而层压于模塑层430顶部，所述工艺例如包括冷轧或热轧。在示例性实施例中，金属层432可以在一定温度和压力下被热压在模塑层430顶部，从而与固化模塑层430同时执行层压。此外，金属层可以经由上述技术(或本文未明确提到的其它技术)中的任何技术来沉积，并且然后被拾取和放置在模塑层430上，或层压于其上，或经由任何其它技术定位于模塑层430顶部。
图4d示出了根据本公开的示例性实施例的具有带屏蔽结构的示例性半导体封装的示意截面，该半导体封装已经被单一化以形成具有电磁干扰屏蔽件的个体半导体封装。具体而言，该图示出了各种电子部件410、412和416以及连接到相应接地连接焊盘405、407、409、411、414和418的相应带屏蔽结构420、422和424的单一化440、442和444。每个单一化的结构437、438和439可以被视为独立的电气单元，具有其自己的电子部件和/或管芯和带屏蔽结构。在衬底403上制造的个体半导体封装可以通过切割穿过每个个体半导体封装的边缘而被单一化，以在它们之间提供分隔440、442和444。可以使用激光烧蚀、锯或任何其它适当的机制来执行单一化。
在一些实施例中，可以在单一化之后经由上述技术(或本文未明确提到的其它技术)中的任何技术来沉积金属层432。这可以完成，例如，以使得金属层432的沉积可以额外提供单一化的封装的各侧壁的材料覆盖。
在一些实施例(未示出)中，屏蔽结构可以包括线和带屏蔽的组合。例如，电子部件或管芯的外周边可以包括带结构，并且线结构可以在电子部件或管芯(例如，而不是金属层)顶部提供栅格结构。替代地，芯片的外周边可以包括线结构，并且可以利用金属层覆盖电子部件或管芯的顶部。在各种实施例中可以想到线、带和金属层的这种和其它组合。
图5示出了衬底503、电子部件510和用于电子部件510的屏蔽结构的三维重现500。具体而言，图5示出了电气附接到衬底503的带屏蔽结构520，衬底503具有嵌入式接地平面504(未示出)、示例性电子部件510和示例性接地连接焊盘505、507、509、508、510、514、515、517、518和519(下文统称为205，除非明确做出其它表述)。尽管在此出于例示的目的示出了一个电子部件510，但要理解，可以有更大或更少数量的电气部件。接地连接焊盘505可以电连接到嵌入式接地平面504(未示出)。接地连接焊盘505用于进行与带屏蔽结构520的电连接。
图6示出了具有emi屏蔽件的半导体封装600的简化三维透视图，该半导体封装具有沉积于衬底603顶部的模塑层630、沉积于模塑层630顶部的金属层632、电子部件615和用于电子部件615的线屏蔽结构620。在一些示例性实施例中，模塑层630可以提供带屏蔽结构620的结构支撑并提供环境保护。在一些方面中，传递模塑法可以用于增加模塑层630。在其它方面中，模塑层630可以部分或完全由模塑化合物制成，模塑化合物可以是任何适当的模塑材料。在示例性实施例中，模塑层630可以是任何适当的厚度。例如，模塑层630的厚度可以是大致1mm。在其它情况下，模塑层630的厚度可以大致在大约200μm和800μm之间的范围内。在其它情况下，模塑层630的厚度可以大致在大约1mm和大约2mm之间的范围内。在一些实施例中，金属层632可以与带屏蔽结构620电连接。金属层632可以层压于模塑层630顶部。金属层632或金属层压体可以是任何适当的材料。在一些示例性实施例中，金属层632可以是铜片。在其它示例性实施例中，金属层632可以是金片、锡片、银片、其组合等。金属片可以是任何适当厚度。在示例性实施例中，金属层632可以大致在大约25μm到大约500μm的范围中。
图7a和图7b描绘了简化截面示意图，其示出了根据本公开的示例性实施例的在管芯和具有emi屏蔽结构的半导体封装之间具有任何种类的电气和机械耦合的半导体封装700和701。
图7a描绘了简化截面示意图，其示出了具有管芯715的半导体封装700，管芯715使用铜柱710而附接到封装衬底703。衬底700可以具有提供于衬底703的表面上的接地平面704以及一个或多个接地连接焊盘705和707。管芯715可以由线或带屏蔽结构720屏蔽。此外，管芯715可以由模塑层(未示出)包封。
铜柱710可以具有任何适当尺寸。例如，铜柱710的宽度可以大致在大约10μm到大约150μm的范围中。可以通过任何适当机制将管芯715对准并附接到衬底。例如，热超声工艺可以用于使用金/镍、锡/铅或任何适当的冶金术将铜柱710熔合到封装衬底上的对应焊盘。作为另一示例性实施例，波焊接工艺可以用于将管芯715附接到衬底703。在示例性实施例中，可以在铜柱710周围，在管芯715和衬底703之间提供底部填充材料(未示出)。底部填充中的代表性环氧树脂材料可以包括胺环氧树脂、咪唑环氧树脂、酚醛环氧树脂或酸酐环氧树脂。底部填充材料的其它示例包括聚酰亚胺、苯并环丁烯(bcb)、双马来酰亚胺型底部填充、聚苯并恶嗪(pbo)底部填充、或聚降冰片烯底部填充。此外，底部填充材料可以包括诸如二氧化硅的填料材料。可以通过旋涂、挤压涂布或喷涂技术引入底部填充材料。在另一个实施例中，底部填充材料包括标准制造钝化材料，例如无机钝化材料(例如，氮化硅、氮氧化硅)或有机钝化材料(例如，聚酰亚胺)。
如上所述，衬底703可以在衬底芯的任一侧上具有构建层。在一些情况下，可以使用无芯封装衬底700。在示例性实施例中，可以在衬底703上提供用于封装级i/o的接触部725。接触部725可以是任何适当的接触部，例如球栅阵列(bga)或其它面阵接触部725。
图7b描绘了简化截面示意图，其示出了根据本公开的示例性实施例的具有两个管芯715、716的半导体封装701，管芯715、716使用引线接合722而附接到封装衬底703。衬底703可以具有提供于衬底703的表面上的接地平面704以及一个或多个接地连接焊盘705、707。管芯715、716可以由线或带屏蔽结构720屏蔽。此外，管芯715、716可以由模塑层(未示出)包封。在示例性实施例中，可以在衬底703上提供用于封装级i/o的接触部725。接触部725可以是任何适当接触部，例如bga或其它面阵接触部。
在各种实施例中，半导体封装701可以具有堆叠于其中的任何适当数量的管芯。管芯可以通过如下方式堆叠，以使得管芯的i/o接触焊盘不被堆叠管芯封装中的其它管芯和/或部件阻隔。管芯可以利用设置于其间的粘合剂来堆叠，以将管芯保持在一起。在将管芯堆叠之后，暂时引线接合可以形成在堆叠管芯封装的管芯的i/o焊盘之间和/或可以由封装内放置的虚设管芯形成。
在示例性实施例中，半导体封装701中封装的管芯715、716可以是任何适当类型的管芯，并且可以提供sip。在一些情况下，管芯715、716可以是相同类型的管芯，例如存储器管芯(例如，dram、sram、sdram等)以形成堆叠存储器封装。半导体封装701中的同种管芯的其它示例可以包括堆叠处理器、堆叠信号处理器、或任何其它适当的同种堆叠管芯实施方式。在其它情况下，管芯715、716可以是不同类型。例如，特定半导体封装701可以包括存储器、通信处理器、基带处理器、功率放大器、低噪声放大器、和/或诸如蜂窝电话或wifi接入点的通信装置的其它部件。作为另一非限制性示例，可以有具有一个或多个微处理器管芯和一个或多个静态随机存取存储器(sram)管芯的半导体封装701，其中一个或多个sram管芯充当一个或多个微处理器管芯的一级(l1)或二级(l2)高速缓存存储器。
管芯可以是任何适当的电子部件，包括但不限于集成电路、表面安装器件、有源器件、无源器件、二极管、晶体管、连接器、电阻器、电感器、电容器、微机电系统(mems)、其组合等。
图8示出了分隔的屏蔽件的示例，由此为若干电子部件810、812之间的一个或多个电子部件和/或管芯(在该情况下为堆叠，但未必一定如此)提供线屏蔽结构820(或带屏蔽结构，未示出)。在该示例中，芯片之间的空间可以是预定的，从而为相邻电子部件(例如，816、818)提供额外保护，以免受到被屏蔽的电子部件810、812的电磁辐射的影响。
图9示出了表示本文所述的系统和方法的示例性流程图905。图9描绘了流程图，其示出了根据本公开的示例性实施例的用于制造图1-图8的半导体封装的示例性方法。在方框900，在衬底上组装管芯和其它部件。例如，这可以经由行业中常见的常规半导体制造技术来完成。此时，衬底可以是衬底面板，可以在其上同时或接近同时制造多个半导体封装。衬底(例如，面板形式)可以具有形成于其上的构建层，并可以处于可以在其上形成管芯和/或其它结构的级上。管芯可以是任何适当的电子器件，例如基于半导体的电子器件。在示例性实施例中，管芯可以是具有至少一个有源器件(例如，晶体管、二极管等)和/或无源器件(例如，电阻器、电感器、电容器等)的集成电路(ic)。接下来，在方框910，可以将屏蔽线和/或带附接到衬底表面上选定的接合区域(例如，接地连接焊盘)。在方框920，模塑层可以形成于包封管芯、其它部件、以及屏蔽线和/或带的衬底上。形成模塑层可能需要将模塑化合物沉积到充分厚度，以包封衬底表面上的管芯和/或其它部件。在示例性实施例中，模塑化合物可以是热固性化合物。在一些情况下，模塑化合物可以具有提供于其中的一种或多种填料材料，以设计模塑件的各种物理、电气和/或热性质。在沉积模塑化合物之后，可以执行固化过程以交联和/或硬化模塑化合物，以形成模塑件。任选地，在方框930，可以在模塑层的顶部沉积和/或附接额外的金属层，例如，可以在模塑件的顶表面上施加金属。在示例性实施例中，可以将金属施加为层压片，例如铜的薄片。用于对金属片进行层压的层压温度可以大致在大约100℃到大约250℃的范围中。在一些示例性实施例中，层压温度可以大致在大约150℃到大约175℃的范围中。在方框940，可以在个体封装中单一化各种电子部件和/或管芯及其相应的带和/或线屏蔽结构、模塑层和金属层。任选地，在方框950，可以在单一化之后在模塑层的顶部沉积和/或附接额外的金属层。可以通过诸如激光烧蚀或锯切割的任何适当机制来执行单一化。应该指出，根据本公开的特定实施例，可以通过各种方式修改方法900。例如，在本公开的其它实施例中，可以取消或不按次序执行方法900的一个或多个操作。此外，根据本公开的其它实施例，可以向方法900增加其它操作。
将要认识到，本文描述的设备可以是任何适当类型的微电子封装及其配置，例如包括系统级封装(sip)、封装上系统(sop)、堆叠封装(pop)、内插器封装、3d堆叠封装等。事实上，如本文所述，可以在具有emi屏蔽件的半导体封装中提供任何适当类型的微电子部件。例如，如本文公开的，可以在具有emi屏蔽件的半导体封装中封装微控制器、微处理器、基带处理器、数字信号处理器、存储器管芯、现场门阵列、存储器管芯、逻辑门管芯、无源部件管芯、mems、表面安装器件、专用集成电路、基带处理器、放大器、滤波器、其组合等。如本文所公开的，可以在任何各种电子装置中提供具有emi屏蔽件的半导体封装，所述电子装置包括消费、工业、军事、通信、基础设施、和/或其它电子装置。
如本文所述，可以使用具有emi屏蔽件的半导体封装来容纳一个或多个处理器。一个或多个处理器可以包括但不限于中央处理单元(cpu)、数字信号处理器(dsp)、精简指令集计算机(risc)、复杂指令集计算机(cisc)、微处理器、微控制器、现场可编程门阵列(fpga)或其任何组合。处理器还可以包括用于处理特定数据处理功能或任务的一个或多个专用集成电路(asic)或专用标准产品(assp)。在某些实施例中，处理器可以基于
此外或替代地，如本文所述，可以使用具有emi屏蔽件的半导体封装来容纳一个或多个存储器芯片。存储器可以包括一种或多种易失性和/或非易失性存储器器件，包括但不限于磁存储器件、只读存储器(rom)、随机存取存储器(ram)、动态ram(dram)、静态ram(sram)、同步动态ram(sdram)、双数据率(ddr)sdram(ddr-sdram)、ram-busdram(rdram)、闪速存储器器件、电可擦可编程只读存储器(eeprom)、非易失性ram(nvram)、通用串行总线(usb)可移除存储器、或其组合。
在示例性实施例中，其中提供了具有emi屏蔽件的半导体封装的电子装置可以是计算装置。这种计算装置可以容纳一个或多个板，在板上可以设置具有emi屏蔽件的半导体封装。板可以包括若干部件，包括但不限于处理器和/或至少一个通信芯片。处理器可以通过例如具有emi屏蔽件的半导体封装的电连接而物理和电连接到板。计算装置还可以包括多个通信芯片。例如，第一通信芯片可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do或其它的较长距离无线通信。在各种示例性实施例中，计算装置可以是膝上型电脑、上网本、笔记本、超级本、智能电话、平板电脑、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器、数字视频录像机、其组合等。在其它示例性实施例中，计算装置可以是处理数据的任何其它电子装置。
在实施例中，描述了一种微电子封装。封装可以包括：具有顶部衬底表面的衬底，该顶部衬底表面具有提供于其上的电子部件以及设置于衬底表面上的一个或多个接地焊盘；以及电连接到一个或多个接地焊盘并安装于衬底表面上并且至少部分包围电子部件的屏蔽结构，该屏蔽结构包括多个线或多个带。屏蔽结构可以包括被引线接合到一个或多个接地焊盘的多个线。多个线可以包括第一线和第二线，其中第一线和第二线之间的距离可以小于要拒绝的辐射的波长的大致一半。屏蔽结构可以包括接合到一个或多个接地焊盘以形成多个弓形结构的多个带。微电子封装可以包括包封屏蔽结构的至少一部分和电子部件的模塑层。微电子封装可以包括叠覆在模塑层上的金属层。屏蔽结构可以包括线，其中线的至少一部分可以与金属层接触。微电子封装可以包括设置于衬底的底部衬底表面上的多个封装-到-板电连接，该底部衬底表面与顶部衬底表面相对。电子部件可以是第一电子部件，其中微电子封装可以包括提供于顶表面上的第二电子部件，其中第二电子部件可以在屏蔽结构的外部。
在实施例中，描述了一种用于制造微电子封装的方法。该方法可以包括：在衬底上组装至少一个管芯，该衬底具有顶部衬底表面，该顶部衬底表面具有安装于其上的电子部件以及设置于衬底表面上的一个或多个接地焊盘；将屏蔽结构连接到一个或多个接地焊盘以部分包围至少一个管芯；以及提供至少部分包封屏蔽结构和电子部件的模塑件。将屏蔽结构连接到一个或多个接地焊盘可以包括将多个线接合到一个或多个接地焊盘。多个线的至少一部分从模塑件的顶表面突出。在衬底上组装至少一个管芯可以包括在顶部衬底表面上引线接合第一多个线，其中连接屏蔽结构包括在顶部衬底表面上引线接合第二多个线，并且其中第二多个线具有比第一多个线更大的环高度。屏蔽结构可以是预先形成的。多个线可以包括第一线和第二线，其中第一线和第二线之间的距离可以小于要拒绝的辐射的波长的大致一半。将屏蔽结构电连接到接地焊盘可以包括将带接合到一个或多个接地焊盘以形成多个弓形结构。该方法可以进一步包括在模塑件的顶表面上形成金属层，其中屏蔽结构的至少一部分可以与金属层接触。屏蔽结构的至少一部分从模塑件突出并与金属层接触。形成金属层可以包括在模塑件的顶表面上层压金属片。该方法还可以包括在底部衬底表面上形成一个或多个封装-到-板互连，底部衬底表面与顶部衬底相对。
在实施例中，描述了一种电子装置。该电子装置可以包括微电子封装，其中微电子封装可以包括：具有顶部衬底表面的衬底，该顶部衬底表面具有提供于其上的电子部件以及设置于衬底表面上的一个或多个接地焊盘；以及电连接到一个或多个接地焊盘并安装于衬底表面上并且至少部分包围电子部件的屏蔽结构，该屏蔽结构包括多个线或多个带。屏蔽结构可以包括引线接合到一个或多个接地焊盘的多个线。多个线可以包括第一线和第二线，其中第一线和第二线之间的距离可以小于要拒绝的辐射的波长的大致一半。屏蔽结构可以包括接合到一个或多个接地焊盘以形成多个弓形结构的多个带。该装置可以包括包封屏蔽结构的至少一部分和电子部件的模塑层。该装置可以包括叠覆在模塑层上的金属层。屏蔽结构可以包括线，其中线的至少一部分可以与金属层接触。该装置可以包括设置于衬底的底部衬底表面上的多个封装-到-板电连接，该底部衬底表面与顶部衬底表面相对。电子部件可以是第一电子部件，其中微电子封装可以包括提供于顶表面上的第二电子部件，其中第二电子部件可以在屏蔽结构的外部。
本文已经描述了各种特征、方面和实施例。如本领域技术人员将理解的，各种特征、方面和实施例容易彼此组合并且容易产生变化和修改。因此，本公开应当被视为涵盖这种组合、变化和修改。
本文所采用的术语和表达被用作描述的术语而非限制的术语，在使用这种术语和表达时，并非旨在排除图示和描述的特征(或其部分)的任何等同物，并且要认识到，在权利要求的范围内各种修改是可能的。其它修改、变化和替代也是可能的。因此，权利要求旨在覆盖所有这种等同物。
尽管本公开包括各种实施例，至少包括最佳模式，但要理解的是，根据前面的描述，很多替代、修改和变化对于本领域技术人员将是显而易见的。因此，本公开旨在涵盖落在所包括的权利要求的范围内的所有这种替代、修改和变化。本文公开或附图中示出的所有主题要以例示性而非限制性意义来理解。
该书面描述使用示例来公开本公开的特定实施例，包括最佳模式，并且还使得本领域技术人员能够实践本公开的特定实施例，包括制造并使用任何设备、装置或系统以及执行任何并入的方法和过程。本公开的特定实施例的可专利范围在权利要求中被界定，并且可以包括本领域技术人员所想到的其它示例。如果这种其它示例具有不与权利要求的文字语言不同的结构元件，或者如果它们包括与权利要求的文字语言具有非实质差异的等同的结构元件，则所述其它示例旨在处于权利要求的范围内。
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