本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术：
晶体管作为最基本的半导体器件目前正被广泛应用。在形成晶体管的过程中，通常需形成介质层，所述介质层用于实现不同器件之间的电隔离。
然而，随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展，使得所述介质层的形成变得越来越困难。
技术实现要素：
本发明解决的技术问题是提供一种半导体结构及其形成方法，能够改善半导体结构性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层的侧壁上具有初始侧墙；去除部分初始侧墙形成侧墙，所述侧墙包括：第二区和位于所述第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸；在所述基底上以及侧墙的侧壁上形成介质结构，所述介质结构的顶部表面与所述伪栅极层的顶部表面齐平。
可选的，形成所述侧墙之前，还包括：在所述基底上以及初始侧墙的部分侧壁上形成牺牲层，所述牺牲层的顶部表面低于所述初始侧墙的顶部表面。
可选的，所述牺牲层顶部表面到所述初始侧墙的顶部表面的距离为：300埃～1000埃。
可选的，所述牺牲层的形成步骤包括：在所述基底上、伪栅极层的顶部表面上以及初始侧墙的侧壁和顶部表面上形成牺牲膜；去除伪栅极层顶部表面以及初始侧墙顶部表面和部分侧壁上的所述牺牲膜，暴露出部分所述初始侧墙，形成牺牲层，所述牺牲层的顶部表面低于所述初始侧墙的顶部表面。
可选的，所述牺牲膜的材料包括：底部抗反射层材料。
可选的，所述侧墙的形成步骤包括：以所述牺牲层为掩膜，刻蚀部分所述初始侧墙，直至暴露出所述牺牲层的顶部表面，形成侧墙。
可选的，刻蚀部分所述初始侧墙的工艺包括：各向同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的工艺参数包括：刻蚀气体包括：cf4、ch3f和o2，其中，cf4的流量为：5标准毫升/分～100标准毫升/分，ch3f的流量为：8标准毫升/分～50标准毫升/分，o2的流量为：10标准毫升/分～100标准毫升/分，射频功率为：50瓦～300瓦，偏置电压为：30伏～100伏，腔室压强为：10毫托～2000毫托。
可选的，所述侧墙第一区沿垂直于伪栅极层侧壁方向上的尺寸为：3纳米～10纳米。
可选的，所述侧墙第二区沿垂直于所述伪栅极层侧壁方向上的尺寸为：3纳米～15纳米。
可选的，所述介质结构包括：位于所述基底以及侧墙部分侧壁上的第一介质层以及位于所述第一介质层上以及侧墙部分侧壁上的第二介质层，所述第二介质层的顶部表面与所述伪栅极层的顶部表面齐平。
可选的，所述第一介质层的形成步骤包括：在所述基底上、侧墙的侧壁和顶部表面以及伪栅极层的顶部表面形成第一介质膜；去除位于伪栅极层的顶部表面上、侧墙顶部表面以及第一区侧墙侧壁上的第一介质膜，形成第一介质层，所述第一介质层的顶部表面低于或者齐平于第二区的所述侧墙的顶部表面。
可选的，所述第一介质膜的材料包括：氧化硅；所述第一介质膜的形成工艺包括：流体化学气相沉积工艺。
可选的，形成所述第一介质层之后，形成所述第二介质层之前，还包括：在所述第一区的侧壁上形成保护层，所述保护层的顶部表面与所述伪栅极层的顶部表面齐平。
可选的，所述保护层的形成步骤包括：在所述第一介质层上、侧墙的侧壁和顶部表面以及伪栅极层的顶部表面形成保护膜；去除位于所述第一介质层上、位于第二区侧墙侧壁上、位于第一区侧墙顶部表面上以及伪栅极层顶部表面的保护膜，形成保护层。
可选的，所述保护层的材料包括：氮化硅；所述保护层沿垂直于伪栅极层侧壁方向上的尺寸为：1纳米～5纳米。
可选的，所述第二介质层的形成步骤包括：在所述第一介质层、侧墙的侧壁和顶部表面、保护层的侧壁和顶部表面以及伪栅极层的顶部表面形成第二介质膜；平坦化所述第二介质膜直至暴露出伪栅极层的顶部表面，形成第二介质层。
可选的，所述第二介质层的材料包括：氧化硅；所述第二介质膜的形成工艺包括：高密度等离子体化学气相沉积工艺。
可选的，所述等离子体增强化学气相沉积工艺的工艺参数包括：硅源，所述硅源包括：正硅酸乙酯；工艺气体，所述工艺气体包括：氧气或一氧化二氮，所述工艺气体的流量为：100标准毫升/分钟～8000标准毫升/分钟，温度为：300摄氏度～500摄氏度，压强为：3托～200托。
相应的，本发明还提供一种采用上述方法形成的半导体结构，包括：基底，所述基底上具有伪栅极层，所述伪栅极层的侧壁上具有侧墙，所述侧墙包括：第二区和位于第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸；位于所述基底上以及侧墙侧壁上的介质结构，所述介质结构的顶部表面与所述伪栅极层的顶部表面齐平。
与现有技术相比，本发明的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，去除部分初始侧墙形成侧墙，所述侧墙包括：第二区和位于第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸，使得由相邻伪栅极层构成的沟槽的顶部尺寸大于底部尺寸，使得后续在所述沟槽内形成介质结构的难度降低。即，用于形成介质结构的介质材料容易进入所述沟槽内，所形成的介质结构致密，所述介质结构隔离半导体不同器件的性能较好，从而有利于提高半导体结构的性能。
附图说明
图1至图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
具体实施方式
半导体结构的形成方法存在诸多问题，例如：介质层的形成较困难。
现结合一种半导体结构的形成方法，分析介质层的形成较困难的原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供基底100，所述基底100上具有伪栅极层101，所述伪栅极层101的侧壁上具有伪栅侧墙102，在所述伪栅极层101两侧的基底100内形成源漏掺杂区103。
请参考图2，在所述基底100、源漏掺杂区103以及伪栅侧墙102的侧壁上形成介质层104，所述介质层104的顶部表面与所述伪栅极层101的顶部表面齐平。
所述介质层104的形成步骤包括：在所述基底100、伪栅极层102上、源漏掺杂区103以及伪栅侧墙102的侧壁和顶部表面形成介质膜；平坦化所述介质膜，直至暴露出伪栅极层101的顶部表面，形成介质层104。
所述介质膜的材料包括：氧化硅；所述介质膜的形成工艺包括：流体化学气相沉积工艺。
然而，上述方法中，由相邻伪栅极层101构成的沟槽的开口沿垂直于伪栅极层101侧壁的方向上的尺寸越来越小。并且，所述伪栅极层101的侧壁上具有伪栅侧墙102，所述伪栅侧墙102用于定义源漏掺杂区103的位置，因此，所述伪栅侧墙102的厚度不能太薄使得由相邻伪栅极层101构成的沟槽沿垂直于伪栅极层101侧壁的方向上的尺寸进一步缩小，使得用于形成介质层104的介质材料难以进入到所述沟槽内，且所述介质材料易在沟槽的顶部表面堆积，使得所形成的介质层104不够致密，从而导致介质层104隔离半导体不同器件的性能较差，不利于提高半导体结构的性能。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：提供基底，所述基底上具有伪栅极层，所述伪栅极层的侧壁上具有初始侧墙；去除部分初始侧墙形成侧墙，所述侧墙包括：第二区和位于所述第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸；在所述基底以及侧墙的侧壁上形成介质结构，所述介质结构的顶部表面与所述伪栅极层的顶部表面齐平。
所述方法中，去除部分初始侧墙形成侧墙，所述侧墙包括：第二区和位于第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸，使得由相邻伪栅极层构成的沟槽的顶部尺寸大于底部尺寸，使得后续在所述沟槽内形成介质结构的难度降低。即，用于形成介质结构的介质材料容易进入所述沟槽内，所形成的介质结构致密，所述介质结构隔离半导体不同器件的性能较好，从而有利于提高半导体结构的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图12是本发明半导体结构的形成方法一实施例各步骤的结构示意图。
请参考图3，提供基底200，所述基底200上具有伪栅极层201，所述伪栅极层201的侧壁上具有初始侧墙202。
在本实施例中，所述基底200包括第一区域ⅰ和第二区域ⅱ，所述第一区域ⅰ用于形成pmos晶体管，所述第二区域ⅱ用于形成nmos晶体管。
在本实施例中，所述基底200包括：半导体衬底203以及位于所述半导体衬底203上的鳍部204、隔离层(图中未标出)。在其它实施例中，所述基底为平面基底。
所述半导体衬底203以及所述鳍部204的形成步骤包括：提供初始衬底；图形化所述初始衬底，形成半导体衬底203以及位于衬底203上的鳍部204。
在本实施例中，所述隔离层位于所述鳍部204之间的半导体衬底203上，且所述隔离层的顶部表面低于所述鳍部204的顶部表面，且覆盖部分所述鳍部204的部分侧壁。
在本实施例中，所述初始衬底的材料为硅。在其他实施例中，所述初始衬底还可以为锗衬底、硅锗衬底、绝缘体上硅或绝缘体上锗等半导体衬底。
所述半导体衬底203以及所述鳍部204为后续工艺提供工作平台。
在本实施例中，所述基底200上，还包括：伪栅介质层(图中未标出)，所述伪栅介质层覆盖所述鳍部204部分侧壁和顶部表面；所述伪栅极层201位于所述伪栅介质层表面。
本实施例中，所述伪栅介质层的材料为氧化硅。在其他实施例中，所述伪栅介质层的材料还可以为氮化硅或氮氧化硅。
本实施例中，所述伪栅极层201的材料为多晶硅。
所述伪栅极层201的顶部表面具有掩膜层(图中未标出)，所述掩膜层作为刻蚀形成所述伪栅极层201的掩膜。
所述初始侧墙202的形成步骤包括：在所述伪栅介质层的侧壁、所述伪栅极层201的顶部和侧壁以及基底200上形成伪栅侧墙膜；去除所述伪栅极层201的顶部以及基底200上的伪栅侧墙膜，形成初始侧墙202。
所述伪栅侧墙膜的形成工艺包括：化学气相沉积工艺。
所述初始侧墙202用于定义后续形成源漏掺杂区与所述伪栅极层201的相对位置。
所述初始侧墙202沿垂直于所述伪栅极层201侧壁方向上的尺寸为：3纳米～15纳米，所述初始侧墙202沿垂直于所述伪栅极层201侧壁方向上的尺寸是由半导体器件的要求所决定的。若所述初始侧墙202沿垂直于所述伪栅极层201侧壁方向上的尺寸小于3纳米，后续形成的源漏掺杂区相距较近，易造成短沟道效应，不利于提高半导体结构的性能；若所述初始侧墙202沿垂直于所述伪栅极层201侧壁方向上的尺寸大于15纳米，不利于提高半导体结构的集成度。
形成所述初始侧墙202之后，还包括：在所述伪栅极层201两侧的鳍部204内形成源漏掺杂区205。
所述源漏掺杂区205的形成步骤包括：采用刻蚀工艺在所述伪栅极层201两侧的鳍部204内形成开口；采用选择性外延沉积工艺在所述开口内形成外延层；在所述外延层内掺杂p型离子或n型离子，形成源漏掺杂区205。
请参考图4，在所述半导体衬底203、鳍部204、源漏掺杂区205以及伪栅极层201上形成停止层206。
所述停止层206用于后续在所述源漏掺杂区205上形成接触孔时，起到刻蚀停止的作用。
所述停止层206的材料包括：氮化硅。
所述停止层206的形成工艺包括：化学气相沉积工艺。
请参考图5，在所述停止层206表面形成牺牲膜207。
在本实施例中，所述牺牲膜207的材料包括：底部抗反射层材料。所述底部抗反射层材料是具有可流动性的有机材料。在其它实施例中，所述牺牲膜的材料包括：无机材料，例如氧化硅或无定形碳等。
在本实施例中，所述牺牲膜207的形成工艺包括旋涂工艺或喷涂工艺。在其它实施例中，所述牺牲膜的形成工艺包括化学气相沉积工艺。
由相邻所述伪栅极层201构成的沟槽的开口沿垂直于所述伪栅极层201侧壁方向上的尺寸较小，利用可流动性的底部抗反射层材料作为所述牺牲膜207的材料填充所述沟槽较为容易，且所述底部抗反射层材料易在后续工艺中去除，且去除彻底，因此，选择底部抗反射层材料作为牺牲层材料，对后续半导体工艺不造成影响，有利于提高半导体结构的性能。
请参考图6，去除部分所述牺牲膜207，形成牺牲层208，所述牺牲层208的顶部表面低于所述初始侧墙202的顶部表面，暴露出部分所述初始侧墙202的侧壁。
去除部分所述牺牲膜207的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
所述牺牲层208顶部表面到所述初始侧墙202顶部表面的距离h1为：300埃～1000埃。
选择所述牺牲层208顶部表面到所述初始侧墙202顶部表面的距离h1的意义在于：若所述牺牲层208顶部表面到所述初始侧墙202顶部表面的距离h1小于300埃，使得所述初始侧墙202的侧壁暴露较少，使得后续对所述初始侧墙202的去除量较小，进而使得由相邻伪栅极层201构成的沟槽的深宽比仍较大。后续在所述沟槽内形成介质结构难度仍较大，所形成的介质结构的隔离性能较差，不利于提高半导体结构的性能；若所述牺牲层208顶部表面到所述初始侧墙202顶部表面的距离h1大于1000埃，增加去除所述牺牲层208的工艺难度。
所述牺牲层208的顶部表面低于所述初始侧墙202的顶部表面，目的在于：暴露出所述初始侧墙202的部分侧墙，有利于后续去除部分初始侧墙202。
请参考图7，去除部分初始侧墙202，直至暴露出牺牲层208的顶部表面，形成侧墙209，所述侧墙209包括：第二区b和第二区b上的第一区a，且所述第一区a与第二区b相接触，在垂直于伪栅极层201侧壁的方向上，所述侧墙209第一区a的尺寸小于侧墙209第二区b的尺寸。
所述侧墙209的形成步骤包括：以所述牺牲层为掩膜，刻蚀部分所述初始侧墙202，直至暴露出所述牺牲层208的顶部表面，形成侧墙209。
刻蚀部分初始侧墙202的工艺包括：各项同性干法刻蚀工艺；所述各向同性干法刻蚀工艺的工艺参数包括：刻蚀气体包括：cf4、ch3f和o2，其中，cf4的流量为：5标准毫升/分～100标准毫升/分，ch3f的流量为：8标准毫升/分～50标准毫升/分，o2的流量为：10标准毫升/分～100标准毫升/分，射频功率为：50瓦～300瓦，偏置电压为：30伏～100伏，腔室压强为：10毫托～2000毫托。
所述侧墙209第一区a沿垂直于伪栅极层201侧壁方向上的尺寸为：3纳米～10纳米，选择所述第一区a侧墙209顶部表面沿垂直于伪栅极层201侧壁方向上的尺寸的意义在于：若所述第一区a侧墙209顶部表面沿垂直于伪栅极层201侧壁方向上的尺寸大于10纳米，使得由相邻伪栅极层201构成的沟槽沿垂直于伪栅极层201侧壁方向上的尺寸仍较小，使得后续在所述沟槽内形成介质结构困难，且所形成的介质结构的隔离性能较差，不利于提高半导体结构的性能；若所述第一区a侧墙209顶部表面沿垂直于伪栅极层201侧壁方向上的尺寸小于3纳米，使得覆盖在第一区a伪栅极层201侧壁上的侧墙209太薄，使得后续去除第一介质层时，所述伪栅结构201的侧壁易受损伤。
所述侧墙209第二区b沿垂直于所述伪栅极层201侧壁方向上的尺寸为：3纳米～15纳米。
在垂直于伪栅极层201侧壁的方向上，所述侧墙209第一区a的尺寸小于侧墙209第二区b的尺寸，使得由相邻伪栅极层201构成的沟槽的顶部尺寸大于底部尺寸，进而使得后续在所述沟槽内形成介质结构的难度降低。即，用于形成介质结构的介质材料容易进入所述沟槽内，且所述形成的介质结构致密，所述介质结构隔离半导体不同器件的性能较好，从而有利于提高半导体结构的性能。
请参考图8，去除牺牲层208。
在本实施例中，去除牺牲层208采用的工艺包括：灰化工艺。所述牺牲层208的材料与所述牺牲膜207的材料一致，故所述牺牲层208的材料包括：底部抗反射层材料，所述底部抗反射层材料具有易于去除，且去除较彻底的特点，因此，采用灰化工艺去除所述牺牲层208较彻底，且在由相邻伪栅极层201构成的沟槽内附着的副产物的较少，从而有利于提高半导体结构的性能。
在其他实施例中，去除牺牲层的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者湿法刻蚀工艺和干法刻蚀工艺的结合。
去除所述牺牲层208之后，还包括：在所述基底200以及侧墙209的侧壁上形成介质结构210，所述介质结构210的顶部表面与所述伪栅极层201的顶部表面齐平。
在本实施例中，所述介质结构210为叠层结构，所述介质结构210包括：位于所述基底200以及侧墙209部分侧壁上的第一介质层以及位于所述第一介质层上的第二介质层，所述第二介质层的顶部表面与所述伪栅极层201的顶部表面齐平。
图9至图12是形成介质结构的各步骤的结构示意图。
请参考图9，在所述停止层206表面、侧墙209的侧壁和顶部表面以及伪栅极层201上形成第一介质膜212。
所述第一介质膜212的材料包括：氧化硅；所述第一介质膜212的形成方法包括：流体化学气相沉积工艺。
在垂直于伪栅极层201侧壁的方向上，所述侧墙209第一区a的尺寸小于侧墙第二区b的尺寸，使得由相邻伪栅极层201构成的沟槽的顶部尺寸大于底部尺寸，使得所述第一介质膜212容易进入所述沟槽内，所形成的第一介质膜212较致密，所述第一介质膜膜212隔离半导体不同器件的性能较好，从而有利于提高半导体结构的性能。
所述第一介质膜212用于后续形成第一介质层。
所述第一介质膜212的材料包括：氧化硅。所述第一介质膜212通过流体化学气相沉积工艺形成，因此，所述第一介质膜212的硬度较小。后续若采用平坦化工艺去除部分所述第一介质膜212，直至暴露出伪栅极层201的顶部表面，形成第一介质层，则容易在所述伪栅极层201两侧出现凹陷，使得第一介质膜212的隔离性能变差，从而不利于提高半导体结构的性能。
为了避免后续形成的第一介质层在所述伪栅极层201两侧出现凹陷，提高第一介质层隔离半导体不同器件之间的性能。后续采用刻蚀工艺去除部分第一介质膜212形成第一介质层，所述第一介质层的顶部表面低于或者齐平于第二区b侧墙209的顶部表面。
请参考图10，去除部分第一介质膜212形成第一介质层213，所述第一介质层213的顶部表面低于或者齐平于第二区b侧墙209的顶部表面。
去除部分第一介质膜212的工艺包括：干法刻蚀工艺或湿法刻蚀工艺。
所述第一介质层213的顶部表面低于或者齐平于第二区侧墙209的顶部表面的目的在于：为了避免所述第一介质层213出现凹陷，后续在所述第一介质层213的表面形成第二介质层。
请参考图11，形成所述第一介质层213之后，在所述第一区a侧墙209的侧壁上形成保护层214。
所述保护层214的形成步骤包括：在所述第一介质层213上、侧墙209的侧壁和顶部表面以及伪栅极层201的顶部表面形成保护膜；去除位于所述第一介质层213上、位于第二区b侧墙侧壁上、位于第一区侧墙顶部表面上以及伪栅极层201顶部表面的保护膜，形成保护层214。
所述保护膜的形成工艺包括：化学气相沉积工艺。
所述保护层214的材料包括：氮化硅。
所述保护层214沿垂直于伪栅极层201侧壁方向上的尺寸为：1纳米～5纳米。
所述保护层214用于后续形成第二介质层时对所述伪栅极层201的侧壁进行保护。
请参考图12，在所述第一介质层213、侧墙209的侧壁以及保护层214的侧壁上形成第二介质层215，所述第二介质层215的顶部表面与所述伪栅极层201的顶部表面齐平。
所述第二介质层215的形成步骤包括：在所述第一介质层213、侧墙209的侧壁和顶部表面、保护层层214的侧壁和顶部表面以及伪栅结构201的顶部表面形成第二介质膜，平坦化所述第二介质膜直至暴露出伪栅极层201的顶部表面，形成第二介质层215。
所述第二介质膜的形成工艺包括：等离子体增强化学气相沉积工艺。所述等离子体增强化学气相沉积工艺的工艺参数包括：硅源，所述硅源包括：正硅酸乙酯；工艺气体，所述工艺气体包括：氧气或一氧化二氮，所述工艺气体的流量为：100标准毫升/分钟～8000标准毫升/分钟，温度为：300摄氏度～500摄氏度，压强为：3托～200托。
采用等离子体增强化学气相沉积工艺形成所述第二介质层215的过程中，所述保护层214保护所述伪栅极层201的侧壁免受损伤，保证所述伪栅极层201侧壁的完整性，有利于提高半导体结构的性能。
所述第二介质膜的材料包括：氮化硅。通过高密度等离子体化学气相沉积工艺形成的第二介质膜的硬度较大，使得平坦化所述第二介质膜形成的第二介质层215顶部表面的平整性好，所述第二介质层215隔离半导体不同器件的性能较好，从而提高半导体结构的性能。
综上，在本实施例中，去除部分初始侧墙形成侧墙，所述侧墙包括：第二区和位于所述第二区上的第一区，且所述第一区与第二区相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙第一区的尺寸小于侧墙第二区的尺寸，使得由相邻伪栅结构构成的沟槽的顶部尺寸大于底部尺寸，进而使得后续在所述沟槽内形成介质结构的难度降低。即，用于形成介质结构的介质材料容易进入所述沟槽内，所形成的介质结构致密，使得所述介质结构隔离半导体不同器件的性能较好，从而有利于提高半导体结构的性能。
相应的，本发明实施例还提供一种采用上述方法所形成的半导体结构，请参考图12，包括：
基底200，所述基底200上具有伪栅极层201，所述伪栅极层201的侧壁上具有侧墙209，所述侧墙209包括：第二区b和位于第二区b上的第一区a，且所述第一区a与所述第二区b相接触，在垂直于伪栅极层侧壁的方向上，所述侧墙209第一区a的尺寸小于位于侧墙209第二区b的尺寸；
位于所述基底200上以及侧墙209的侧壁上的介质层结构210，所述介质结构210的顶部表面与所述伪栅极层201的顶部表面齐平
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。