本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法。
背景技术：
随着集成电路(integrated-circuit，IC)制造技术的不断发展，金属-氧化物-半导体(Metal-Oxide-Semiconductor，MOS)器件的特征尺寸也越来越小。随着MOS器件的特征尺寸进入到45nm技术节点及以下时，为了大幅度减小栅隧穿电流和栅电阻，消除多晶硅耗尽效应，提高器件可靠性，缓解费米能级钉扎效应，采用高K(介电常数)栅介质层/金属栅电极的栅极叠层结构(high-K metal gate，HKMG)代替传统的二氧化硅/多晶硅的栅极堆叠叠层结构已成为业界的共识。
然而，目前的高K栅介质层与金属栅电极的栅极叠层结构中，栅极开口的垂直侧壁上同样覆盖有高K栅介质层及功函数层，这导致源漏接触孔与金属栅电极间的寄生电容增加。而这会使器件性能劣化，例如开关速度降低、信号延迟或功耗增加等。另一方面，即便对于性能要求不高的器件，也期望获得低功耗，并因此也希望降低所述寄生电容。
技术实现要素：
本发明的目的在于一种半导体器件及其制造方法，能够降低金属栅电极和源漏区导电结构之间的寄生电容，提高器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供表面上形成有第一层间介质层的半导体衬底，所述第一层间介质中形成有金属栅极叠层结构，所述金属栅极叠层结构包括金属栅电极层以及围绕在所述金属栅电极层侧壁的功函数层，所述金属栅电极层的顶部不高于第一层间介质层的顶部，所述功函数层的顶部低于所述金属栅电极层的顶部；
在所述功函数层顶部形成牺牲层，所述牺牲层的顶部不高于所述金属栅电极层的顶部；
在所述金属栅电极层和牺牲层的上方形成封盖层；
去除所述牺牲层，以在所述封盖层和所述功函数层之间形成气隙。
可选的，提供所述半导体衬底的步骤包括：
提供表面上形成有第一层间介质层的半导体基底，所述第一层间介质中形成有顶部与所述第一层间介质顶部齐平的金属栅极叠层结构，所述金属栅极叠层结构包括金属栅电极层以及围绕在所述金属栅电极层侧壁的功函数层；
回刻蚀所述金属栅电极层和所述功函数层，或者仅回刻蚀所述功函数层，以使所述功函数层的顶部低于所述金属栅电极层的顶部。
可选的，回刻蚀所述金属栅电极层和所述功函数层时，所述功函数层的回刻蚀深度是所述金属栅电极层的回刻蚀深度的2倍～6倍。
可选的，所述牺牲层为能够热分解的有机聚合物。
可选的，所述有机聚合物能在300℃以上温度中热分解。
可选的，形成所述牺牲层的步骤包括：在所述第一层间介质层以及所述金属栅极叠层结构的表面上沉积牺牲层；回刻蚀所述牺牲层直至所述牺牲层的顶部不高于所述金属栅电极层。
可选的，采用干法刻蚀工艺回刻蚀所述牺牲层。
可选的，所述封盖层包括在所述金属栅电极层和牺牲层表面上依次形成的氧化层和氮化层。
可选的，所述封盖层的形成过程包括：
采用温度低于200℃的工艺，在所述第一层间介质层、所述牺牲层以及所述金属栅极叠层结构的上方形成氧化层；
在所述氧化层的表面上沉积氮化层；
采用化学机械平坦化工艺去除所述第一层间介质层上方多余的氮化层和氧化层。
可选的，通过退火工艺、紫外光照射工艺或者红外光辐射工艺以去除所述牺牲层，来形成所述气隙。
可选的，提供表面上形成有第一层间介质层的半导体衬底时，所述功函数层除覆盖所述金属栅电极层的侧壁以外，还部分覆盖或者完全覆盖所述金属栅电极层的底部，且所述功函数层与所述半导体衬底之间还有高K栅介质层。
可选的，所述半导体器件为鳍式晶体管。
可选的，在形成所述气隙之后，在所述封盖层和第一层间介质层的表面上形成第二层间介质层。
可选的，所述第一层间介质层和第二层间介质层的介电常数均低于所述封盖层的介电常数。
本发明还提供一种半导体器件，包括：
半导体衬底；
第一层间介质层，位于所述半导体衬底表面上；
金属栅极叠层结构，位于于所述第一层间介质层中，所述金属栅极叠层结构包括金属栅电极层以及围绕在所述金属栅电极层侧壁的功函数层，所述金属栅电极层的顶部不高于所述第一层间介质层的顶部，所述功函数层的顶部低于所述金属栅电极层的顶部；
封盖层，位于所述金属栅电极层上方，并与所述功函数层之间形成气隙。
可选的，所述封盖层包括在所述金属栅电极层表面上依次形成的氧化层和氮化层。
可选的，所述功函数层除覆盖所述金属栅电极层的侧壁以外，还部分覆盖或者完全覆盖所述金属栅电极层的底部，且所述功函数层与所述半导体衬底之间还有高K栅介质层。
可选的，所述半导体器件还包括覆盖在所述封盖层和所述第一层间介质层表面上的第二层间介质层。
可选的，所述第一层间介质层和第二层间介质层的介电常数均低于所述封盖层的介电常数。
可选的，所述半导体器件为鳍式晶体管。
与现有技术相比，本发明的技术方案具有以下技术效果：
1、通过在金属栅极叠层结构的功函数层与金属栅电极层的高度差形成的空间中形成气隙，从而在金属栅电极和源漏区的接触孔、金属硅化物或金属互连线等导电结构之间形成气隙，大大降低了源漏接触孔与金属栅电极间的寄生电容，提高了器件性能。
2、通过在气隙上方形成的介电常数高于第一层间介质层和第二层间介质层的封盖层，例如低温氧化层和氮化硅层的叠层结构，保证气隙处的机械性能，从而保证器件的电学稳定性和可靠性。
附图说明
图1是本发明具体实施例的半导体器件的制造方法流程图；
图2A至2H是本发明具体实施例的半导体器件的制造方法中的器件剖面结构示意图。
具体实施方式
为避免金属栅电极的金属材料对MOS器件其他结构的影响，现有技术中，金属栅电极与高K栅介质层形成的金属栅极叠层结构通常采用栅极替代(replacement gate)工艺制作。在该工艺中，在源漏区形成前，首先在待形成的栅电极位置形成由多晶硅构成的虚拟栅极(dummy gate)，所述虚拟栅极用于自对准形成源漏区等工艺处理；在形成源漏区之后，会移除所述虚拟栅极，并在虚拟栅极的位置形成栅极开口；接着，在所述栅极开口中依次填充高K栅介质层、功函数层(用于调节阈值电压)、金属栅电极层，从而金属栅极叠层结构；之后，在金属栅极叠层结构及其两侧的器件表面沉积用于制作源漏区导电结构的层间介质层，并利用层间介质层制作对准源漏区的接触孔、接触插塞或M0层金属互连线等导电结构。由于金属栅电极在源漏区形成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。
然而，采用上述栅极替代工艺制作MOS器件仍存在着许多问题，随着栅极长度的进一步缩小，这些问题会变得更加严重。例如，在该栅极替代工艺形成的金属栅极叠层结构中，所述栅极开口的垂直侧壁上同样覆盖有高K栅介质层和功函数层，这导致源漏区与金属栅电极间的寄生电容增加。而不必要的寄生电容增加会影响器件性能。
本发明提供的半导体器件及其制造方法，其核心思想在于，在金属栅极叠层结构形成之后、在用于制作源漏区导电结构的层间介质层形成之前，利用金属栅极叠层结构中金属栅电极层和功函数层之间的高度差形成的空间来制作气隙，从而来降低金属栅电极和源漏区之间的寄生电容，提高器件性能。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图1，本实施例提供一种半导体器件的制造方法，包括以下步骤：
S1，提供表面上形成有第一层间介质层的半导体衬底，所述第一层间介质中形成有金属栅极叠层结构，所述金属栅极叠层结构包括金属栅电极层以及围绕在所述金属栅电极层侧壁的功函数层，所述金属栅电极层的顶部不高于第一层间介质层的顶部，所述功函数层的顶部低于所述金属栅电极层的顶部；
S2，在所述功函数层的顶部形成牺牲层，所述牺牲层的顶部不高于所述金属栅电极层的顶部；
S3，在所述金属栅电极层和牺牲层的上方形成形成封盖层；
S4，去除所述牺牲层，以在所述封盖层和所述功函数层之间形成气隙。
请参考图2A，在步骤S1中，提供具有第一层间介质层201和金属栅极叠层结构(包括金属栅电极层205、功函数层204、高K栅介质层203以及侧墙202)的半导体衬底的步骤包括：
S11，提供半导体基底200，所述半导体基底200可以是电子领域中已知的任何类型，例如体硅、绝缘层上半导体(SOI)、绝缘体上锗硅、FIN型或任何其他类型。优选为FIN型，即所述半导体基底200具有垂直于表面的鳍片(FIN)，利用鳍片制作FinFET器件(即鳍式晶体管器件，该器件是三维立体的)，以提高器件性能，鳍片具体形成过程：在半导体基底200表面上外延生长一定厚度的半导体外延层(例如锗硅SiGe层或者硅Si层)，垂直刻蚀该半导体外延以形成FinFET的鳍片，可以根据设计需要控制外延半导体层的厚度，以控制鳍片的高度。之后，通过已知的沉积工艺，如CVD(化学气相沉积)、原子层沉积、溅射等，在所述半导体基底200表面上依次沉积栅介质层、多晶硅层和氮化硅掩膜层，多晶硅层的沉积厚度决定了后续形成的金属栅极层叠结构的高度，栅介质层可以是二氧化硅、氮化硅、氮氧化硅或者介电常数K大于二氧化硅的高K介质。
S12，通过在氮化硅掩膜层上旋涂光刻胶，并通过其中包括曝光和显影的光刻工艺将光刻胶层形成栅极图案，之后利用光刻胶作为掩模，通过干法蚀刻工艺刻蚀氮化硅硬掩膜层，以将栅极图案转移到氮化硅硬掩膜层上，并移除光刻胶层；接着，以氮化硅硬掩膜层为掩膜，通过干法刻蚀工艺，从上至下依次刻蚀多晶硅层、栅介质层，从而在鳍片上形成虚拟栅极结构；
S13，通过化学气相沉积工艺，在所述半导体基底200以及所述虚拟栅极结构表面沉积侧墙材料，并通过干法刻蚀工艺刻蚀所述侧墙材料，以形成围绕在所述虚拟栅极结构侧壁的所述侧墙202，氮化硅硬掩膜层在侧墙202刻蚀过程中保护下方的虚拟栅极结构；之后，通过化学机械平坦化工艺等移除氮化硅硬掩膜层。
S14，以虚拟栅极结构和侧墙202为掩膜，通过在所述虚拟栅极结构和侧墙202两侧的鳍片中直接进行源漏区离子注入(包括轻掺杂和重掺杂)和退火激活，形成所述源漏区；或者，先通过干法刻蚀工艺或者通过干法刻蚀工艺结合湿法刻蚀工艺，对在所述虚拟栅极结构和侧墙202两侧的鳍片进行刻蚀，形成源漏沟槽，之后采用选择性外延工艺在所述源漏沟槽进行不同于鳍片材料的半导体层外延，并在外延过程中对外延的半导体层进行离子掺杂或者在外延后对半导体层进行离子注入，退火以形成所述源漏区，例如当鳍片为Si时，源漏沟槽外延的半导体层可以为SiGe或者SiC(碳硅),当鳍片为SiGe或者SiC时，源漏沟槽外延的半导体层可以为Si。
S15，通过已知的沉积工艺，如CVD(化学气相沉积)、原子层沉积、溅射等，在所述半导体衬底、虚拟栅极结构以及侧墙202表面沉积所述第一层间介质层201，并平坦化所述第一层间介质层201顶部，直至暴露出所述虚拟栅极结构的多晶硅层表面。第一层间介质层201为低K介质材料，其介电常数(可以低于2.0)低于二氧化硅，例如为有机多孔材料等。
S16，采用湿法腐蚀或干法刻蚀工艺或者干法刻蚀结合湿法腐蚀的工艺，移除所述虚拟栅极结构的多晶硅层，或者，移除所述虚拟栅极结构的多晶硅层和下方的栅介质层，以形成栅极开口。
S17，当步骤S16中移除所述虚拟栅极结构的多晶硅层后剩余的栅介质层为高K介质时，可以直接在所述栅极开口中依次形成功函数层204以及金属栅电极层205，所述栅极开口底部的栅介质层作为高K栅介质层203。而当步骤S16中完全移除虚拟栅极结构或者步骤S16中移除所述虚拟栅极结构的多晶硅层后剩余的栅介质层不是高K介质时，在所述栅极开口中依次沉积高K栅介质层203、功函数层204以及金属栅电极层205。在所述栅极开口中依次沉积功函数层204和金属栅电极层205的同时，在所述侧墙202和第一层间介质层201的顶部也会形成所述功函数层204和金属栅电极层205，此后可以采用化学机械平坦化(CMP)工艺，进行金属栅电极层205的顶部平坦化，直至暴露出第一层间介质层201的顶部，从而形成与第一层间介质层201的顶部齐平的金属栅极叠层结构。
高K栅介质层203可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种，特别优选的是氧化铪、氧化锆、氧化钛和氧化铝。高K栅介质层203可以通过使用的化学气相沉积(CVD)、低压CVD、原子层CVD或者物理气相沉积(PVD)工艺等沉积方法形成在栅极开口底部以及栅极开口的全部侧壁上。优选地，使用原子层CVD工艺，从而可以控制反应器中的金属氧化物前驱体(例如，金属氯化物)和蒸汽的流速、温度和压力，以在栅极开口表面和高K栅介质层203之间生成原子光滑的界面和理想厚度。
功函数层204可以通过原子层CVD工艺或PVD工艺形成。功函数层204可包括一层或多层，当用于形成NMOS晶体管时，应该使用足够的具有相对低的电负性的元素(电负性值小于约1.7)，例如镧系金属、钪、锆、铪、铝、钛、钽、铌、钨以及其他可能有用的元素包括碱金属和碱土金属，其中，碱金属是指横式元素周期表中第1列即ⅠA族的金属元素，从第2周期开始，包括3号元素锂(Li)、11号元素钠(Na)、19号元素钾(K)、37号元素铷(Rb)、55号元素铯(Cs)、87号元素钫(Fr)；碱土金属是指横式元素周期表中第2列即ⅡA族的金属元素，从第2周期开始，包括4号元素铍(Be)、12号元素镁(Mg)、20号元素钙(Ca)、38号元素锶(Sr)、56号元素钡(Ba)、88号元素钫(Ra)，可见，用于形成NMOS晶体管的功函数层204可以是氮化钛、氮化铊、钛铝合金、氮化钛铝和氮化钨，而当形成PMOS晶体管时，应该使用足够的具有相对高的电负性的元素(电负性值大于约2.8)，例如氮、氯、氧、氟和溴，可见，用于形成PMOS晶体管的功函数层204可以是氮化钛、氮化铊和氮化钨等。
金属栅电极层205可以通过原子层CVD工艺、PVD工艺或溅射沉积工艺等形成，金属栅电极层205(即，不包含大量硅或者多晶硅的栅电极)的任何含金属的导电材料，可以包括铝、铜、银、金、铂、镍、钛、钴、铊、钽、钨、钌、钯、钼、铌以及这些元素及其他元素形成的合金、金属碳化物(例如碳化钛、碳化锆、碳化钽、碳化钨和碳化铊)、金属氮化物(例如氮化钽、氮化钛、氮化铊)、金属硅化物(如硅化钨、硅化钛、硅化钴、硅化镍、氮硅化铊)中的一种或多种。
S18，请参考图2B，可以对金属栅极叠层结构中的金属栅电极层205和功函数层204进行不同程度的选择性回刻蚀，使金属栅电极层205的顶部高于功函数层204的顶部且低于第一层间介质层201顶部，形成栅极回刻蚀槽，回刻蚀工艺可以干法刻蚀或湿法腐蚀，功函数层204的回刻蚀深度可以是金属栅电极层205的回刻蚀深度的2倍～6倍，例如金属栅电极层205的回刻蚀深度为功函数层204的回刻蚀深度为对金属栅电极层205和功函数层204均进行回刻蚀的情况下，后续形成的封盖层在金属栅电极层205上方的部分不会高出第一层间介质层201顶部；在本发明的其他实施例中，也可以仅对功函数层204进行回刻蚀，而保持金属栅电极层205顶部与第一层间介质层201顶部齐平，后续步骤S3中形成的封盖层在金属栅电极层205上方的部分会高出第一层间介质层201顶部，相当于凸盖，也能在功函数层上方形成气隙，并最终减少金属栅电极和源漏区导电结构之间的寄生电容，之后还可以通过形成覆盖在第一层间介质层201和封盖层上的具有平坦化顶部表面的第二层间介质层，来为后续工艺提供平坦的工艺表面。
在步骤S2中，首先，请参考图2C，采用低温化学气相沉积工艺在第一层间介质层201表面以及栅极回刻蚀槽表面上沉积牺牲层206，牺牲层206为300℃以上的热分解温度下热分解的可分解材料，通常为有机聚合物。沉积所述牺牲层的工艺参数包括：功率为100W～2000W，甲烷气体流量为5SCCM～100SCCM，压力为5mtorr～100mtorr，工艺时间6s～100s。由于在20nm技术节点以下，栅极开口侧壁的功函数层204的厚度较薄，例如而其功函数层204的回刻蚀深度相对较大，此时金属栅电极层205与功函数层204高度差形成的空间(或称间隔)的宽度较窄，即该空间为高深宽比的狭缝，在采用低温化学气相沉积沉积可热分解的有机聚合物材质的牺牲层206时，牺牲层206主要覆盖在金属栅电极层205、高K介质层203和第一层间介质层201表面，且很容易覆盖在金属栅电极层205与功函数层204之间的空间上形成气隙，并由于低温化学气相沉积的可热分解的有机聚合物膜的重力作用、流动性和粘连性而自动在金属栅电极层205与功函数层204之间的空间中下沉并填充，当牺牲层206在第一层间介质层201表面具有一定厚度时，其底部可能已到达功函数层204表面，也有可能还未到达功函数层204的表面而与功函数层204表面有一定间隙，因此金属栅电极层侧壁的功函数层204的厚度以及牺牲层206的材质和沉积厚度决定了功函数层204顶部与牺牲层206之间是否存在间隔，显然当金属栅电极层侧壁上的功函数层204的厚度足够厚时，牺牲层206一般可以直接沉积到功函数层204的顶部表面上，不会与功函数层204的顶部表面产生间隔。
然后，请参考图2D，采用干法刻蚀工艺对沉积的牺牲层206进行回刻蚀，直至牺牲层206的顶部不高于所述金属栅电极层205的顶部，例如牺牲层206的顶部比金属栅电极层205的顶部低回刻蚀所述牺牲层206的工艺参数包括：功率为100W～2000W，氧气的流量为20SCCM～200SCCM，压力为5mtorr～100mtorr，工艺时间6s～100s。牺牲层206回刻蚀结束后，仅在栅极回刻蚀槽中的金属栅电极层205和功函数层204之间的空间中存有一定厚度的牺牲层206，第一层间介质层201表面也无牺牲层206。
在步骤S3中，首先，请参考图2E，采用工艺温度低于200℃的低温化学气相沉积工艺或者原子层沉积工艺等，在所述第一层间介质层201、侧墙202以及金属栅电极层205的表面上依次沉积氧化层207和氮化层208，来作为封盖层的材料，其中，当牺牲层206顶部大大低于金属栅电极层205顶部时，由于空间尺寸以及工艺技术能力的限制，类似于牺牲层206的沉积工艺，氧化层207可以悬空在牺牲层206上方，也可以直接与牺牲层206的上表面接触，所述氧化层207的沉积厚度为氮化层208的沉积厚度为然后，请参考图2F，采用化学机械平坦化工艺去除所述第一层间介质层201上方多余的氮化层208和氧化层207，使得氮化层208和氧化层207仅填充在栅极回刻蚀槽中，并且氮化层208的顶部表面与第一层间介质层201的顶部表面齐平，由此形成封盖层，即封盖层包括化学机械平坦化工艺后剩余的氮化层208和氧化层207。在本发明的其他实施例中，封盖层的中间区域的顶部也可以低于或高于第一层间介质层201的顶部，而周边区域覆盖在第一层间介质层201表面上。
请参考图2G，在步骤S4中，通过退火工艺或者紫外光照射工艺或者红外光辐射工艺，使剩余的牺牲层热分解，由此使得封盖层的氧化层207和下方的功函数层204之间形成连通的气隙209。热分解剩余的牺牲层所需要的温度可以根据牺牲层的化学沉积温度以及牺牲层的厚度尺寸而改变。封盖层一方面用于形成气隙209，另一方面能够提供与第一层间介质层201顶部齐平的工艺表面，且其介电常数通常高于第一层间介质层201(一般为介电常数低于2.0的低K介质)和后续形成的第二层间介质层(一般为介电常数低于2.0的低K介质)，从而可以起到支撑后续层的作用，以保证器件的机械强度。气隙209具有更低介电常数，从而可以降低寄生电容。
请参考图2H，在形成所述气隙209之后，首先，可以通过化学气相沉积工艺等继续在所述封盖层(即氮化层208和氧化层207)和第一层间介质层201表面上沉积第二层间介质层210，第二层间介质层210可以为介电常数低于二氧化硅的低K介质，其材质可以与第一层间介质层201相同。然后，通过干法刻蚀工艺依次刻蚀源漏区上方的第二层间介质层210和第一层间介质层201，以形成对准源漏区并暴露出源漏区表面的布线沟槽或者接触孔；接着，在形成的布线沟槽或者接触孔中沉积金属导电材料等，以形成金属互连线(M0)、金属硅化物接触(contact)或者接触插塞(plug)等导电结构211，导电结构211与所述源漏区电接触，用于将源漏区向外引出。
需要说明的是，上述实施例中的牺牲层为可热分解的有机聚合物材料，在本发明的其他实施例中，当牺牲层为不可热分解的材料时，也可以选择能够通过湿法腐蚀等工艺去除的材料，之后以通过湿法腐蚀等工艺选择性去除。
请参考图2H，本实施例还提供一种半导体器件，可以为鳍式晶体管，可以为普通的高K金属栅极晶体管器件，该半导体器件包括半导体衬底200、第一层间介质层201、金属栅极叠层结构、封盖层、第二层间介质层210以及导电结构211。
第一层间介质层201位于所述半导体衬底200表面上，其中形成有暴露出所述半导体衬底200表面的栅极开口。金属栅极叠层结构填充于所述第一层间介质层201的栅极开口中，包括金属栅电极层205以及依次围绕在所述金属栅电极层205侧壁的功函数层204、高K栅介质层203以及侧墙202，所述金属栅电极层205的顶部不高于所述第一层间介质层201的顶部，所述功函数层204的顶部低于所述金属栅电极层205的顶部。本实施例中，所述功函数层204除完全覆盖所述金属栅电极层205的侧壁以外，还部分覆盖或者完全覆盖所述金属栅电极层205的底部，且所述功函数层204与所述半导体衬底200之间还有高K栅介质层203。此外，侧墙202两侧的半导体衬底200中还形成有源/漏区。
本实施例中的封盖层包括依次覆盖在所述金属栅电极层205的表面上的氧化层207和氮化层208，且氧化层207的底部与所述功函数层204的顶部之间形成有气隙，当金属栅电极层205顶部低于第一层间介质层201时，优选地，封盖层位于所述栅极开口中，且顶部与第一层间介质层201齐平，为第二层间介质层210的形成提供平坦的工艺表面。当金属栅电极层205顶部与第一层间介质层201齐平时，封盖层覆盖在所述栅极开口的顶部，中间区域与金属栅电极层205顶部接触，边缘区域搭接在高K栅介质层203顶部，且封盖层顶部高于第一层间介质层201顶部。
第二层间介质层210覆盖在所述封盖层、侧墙202、高K栅介质层203和所述第一层间介质层201的表面上，所述第一层间介质层201和第二层间介质层210的介电常数优选地均低于所述封盖层的介电常数，由此降低半导体器件的寄生电容，提高其性能。导电结构211贯穿在第二层间介质层210和第二层间介质层210中，其底部与侧墙202两侧的半导体衬底200中的源/漏区电接触。
综上所述，本发明的半导体器件及其制造方法，在金属栅极叠层结构中的金属栅电极层侧壁形成气隙，进而降低了金属栅电极和后续形成的源漏区导电结构之间的寄生电容，提高了器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。