半导体结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术：

绝缘体上硅(soi，silicononinsulator)衬底是一种用于集成电路制造的衬底。与目前大量应用的体硅相比，soi衬底具有很多的优势：采用soi衬底制成的集成电路的寄生电容小、集成密度高、短沟道效应小、速度快，并且还可以实现集成电路中元器件的介质隔离，消除了体硅集成电路中的寄生拴锁效应。

目前较为成熟的soi衬底的形成工艺主要有三种，具体为注氧隔离(simox，separationbyimplantedoxygen)工艺、硅片键合工艺和智能剥离(smartcut)工艺。

随着对soi的研究进一步的深入，为了提高soi的电学性能，超薄绝缘体上硅(etsoi，extremelythinsoi)衬底已成为集成电路制造的新衬底。所述etsoi衬底的位于绝缘层表面的顶部硅层很薄，利用所述etsoi衬底形成的mos晶体管具有非常小的短沟道效应。

然而，现有技术制备的soi衬底的性能较差。

技术实现要素：

本发明解决的技术问题是提供一种半导体结构的形成方法，以提高soi衬底的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供第一基底部；在所述第一基底部上形成牺牲层；在部分所述牺牲层上形成鳍部，所述鳍部的材料与牺牲层的材料不同；形成所述鳍部之后，采用至少两次替位工艺去除牺牲层并形成介质结构，使所述介质结构替代所述牺牲层。

可选的，所述牺牲层的材料包括单晶半导体材料。

可选的，所述半导体单晶材料包括：硅锗或者碳化硅。

可选的，所述牺牲层的形成工艺包括：第二外延生长工艺。

可选的，所述牺牲层的厚度为：1纳米～1000纳米。

可选的，沿平行于基底表面的方向上，所述鳍部的尺寸为：1纳米～100纳米；沿垂直于基底表面的方向上，所述鳍部的尺寸为：1纳米～200纳米；所述鳍部的侧壁与基底表面的夹角为：70度～90度。

可选的，所述鳍部的形成步骤包括：在所述牺牲层上形成第二基底部，所述第二基底部的材料与牺牲层的材料不同；图形化所述第二基底部，形成所述鳍部。

可选的，所述第二基底部的厚度为：1纳米～1000纳米。

可选的，所述第二基底部的材料包括：硅、锗硅、碳硅或ⅲ-ⅴ族元素的单晶化合物；所述第二基底部的形成工艺包括：化学气相沉积工艺或者第一外延生长工艺。

可选的，所述第二基底部的材料为硅，所述第一外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

可选的，形成所述鳍部之后，形成介质结构之前，还包括：在所述第一基底部上形成隔离层，所述隔离层覆盖鳍部的侧壁，且暴露出鳍部的顶部表面。

可选的，形成所述牺牲层之后，形成鳍部之前，还包括：在所述牺牲层上形成隔离层，所述隔离层内具有开口，所述开口底部暴露出部分牺牲层的顶部表面；所述鳍部的形成方法包括：在所述开口内形成鳍部，所述鳍部覆盖所述隔离层的侧壁，且暴露出牺牲层的顶部表面。

可选的，所述鳍部的形成工艺包括：第一外延生长工艺；所述鳍部的材料包括：硅、锗硅、碳硅或ⅲ-ⅴ族元素的单晶化合物。

可选的，所述替位步骤包括：在部分所述鳍部和隔离层上形成掩膜层；以所述掩膜层为掩膜，刻蚀隔离层和牺牲层，在所述牺牲层内形成暴露出第一基底部的开口，且所述开口延伸至所述鳍部底部；在所述开口内形成介质层，且部分所述介质层位于鳍部底部与第一基底部之间；形成所述介质层之后去除所述掩膜层；所述介质结构包括至少两种介质层，所述至少两种介质层的侧壁与相接触。

可选的，所述开口的形成工艺包括：湿法刻蚀工艺或者各向同性干法刻蚀工艺。

可选的，所述替位工艺的次数为：两次；采用两次替位工艺去除牺牲层并形成介质结构的步骤包括：进行第一次所述替位工艺，在第一次所述替位工艺中，在所述牺牲层内形成的开口为第一开口，在所述第一开口中形成的介质层为第一介质层；进行第二次所述替位工艺，在第二次所述替位工艺中，在所述牺牲层内形成的开口为第二开口，在所述第二开口中形成的介质层为第二介质层；所述第二开口与第一开口连通，且所述第二介质层的侧壁与第一介质层的侧壁相接触；所述介质结构包括：第一介质层和第二介质层。

可选的，所述替位工艺的次数为：三次；采用三次替位工艺去除牺牲层并形成介质结构的步骤包括：进行第一次所述替位工艺，在第一次所述替位工艺中，在所述牺牲层内形成的开口为第一开口，在所述第一开口中形成的介质层为第一介质层；进行第二次所述替位工艺，在第二次所述替位工艺中，在所述牺牲层内形成的开口为第二开口，在所述第二开口中形成的介质层为第二介质层；进行第三次所述替位工艺，在第三次所述替位工艺中，在所述牺牲层内形成的开口为第三开口，在所述第三开口中形成的介质层为第三介质层；所述第一开口、第二开口与第三开口连通，且所述第一介质层的侧壁、第二介质层的侧壁和第三介质层的侧壁相接触；所述介质结构包括：第一介质层、第二介质层和第三介质层。

可选的，所述介质结构的材料包括：氧化硅。

可选的，形成所述介质结构之后，还包括：形成横跨鳍部的栅极结构；在所述栅极结构两侧的鳍部内形成源漏掺杂区。

相应的，本发明还提供一种采用上述方法形成的一种半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，在部分所述牺牲层上形成所述鳍部，可通过控制工艺参数，使得所述鳍部的厚度能够精确控制，且厚度均匀。形成所述鳍部之后，采用至少两次替位工艺去除牺牲层并形成介质结构，使所述介质结构替代所述牺牲层。在所述替位工艺过程中，由于牺牲层与第一基底部和鳍部的材料均不相同，使得牺牲层与第一基底部、以及牺牲层与鳍部均具有较大的刻蚀选择比，使得去除所述牺牲层较彻底。后续用介质结构替代牺牲层，因此，有利于形成位于介质结构上的鳍部。

进一步，所述鳍部的形成步骤包括：在所述牺牲层上形成第二基底部。所述第二基底部的形成工艺包括：化学气相沉积工艺或者第一外延生长工艺，可通过控制工艺条件，精确控制第二基底部的厚度。而所述第二基底部用于形成鳍部，使得鳍部的厚度能够精确控制。

进一步，利用介质结构替代所述牺牲层的步骤包括：两次或者两次以上的替代步骤。每次替代步骤中，在开口内形成的介质层在后续替代步骤中起到支撑鳍部的作用，因此，有利于形成位于介质结构上的鳍部。

进一步，采用第二外延生长工艺形成所述牺牲层，使得牺牲层的厚度可根据工艺需求灵活调整，所述牺牲层的厚度决定后续形成的介质结构的厚度，因此，有利于形成位于不同厚度介质结构上的鳍部，以满足半导体器件的不同性能需求。

附图说明

图1至图4是一种半导体结构的形成方法各步骤的结构示意图；

图5至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

具体实施方式

半导体结构的形成方法存在诸多问题，例如：soi衬底的性能较差。

现结合一种半导体结构的形成方法，分析soi衬底的性能较差的原因：

图1至图4是一种半导体结构的形成方法各步骤的结构示意图。

请参考图1，提供第一单晶硅片10和第二单晶硅片11，所述第一单晶硅片10上具有氧化硅层12。

请参考图2，将氢离子1通过氧化硅层12注入到部分第一单晶硅片10内。

请参考图3，将所述氧化硅层12和第二单晶硅片11进行清洗后，将所述氧化硅层12与第二单晶硅片11进行粘合。

请参考图4，对所述第一单晶硅片10和第二单晶硅片11进行高温退火，利用所注入的氢离子1使得第一单晶硅片10分裂成第三硅片10a和第四单晶硅片10b，其中与氧化硅层12相粘合的第三单晶硅片10a与氧化硅层30、第二单晶硅片11形成soi晶片，所述第三单晶硅片10a作为soi晶片的顶层硅层，所述第二单晶硅片11作为soi晶片的衬底硅层。

然而，采用上述方法制备的半导体结构性能较差，原因在于：

所述方法中，采用智能剥离(smartcut)工艺制备的soi衬底，然而，由于第一单晶硅片10分裂成第三单晶硅片10a和第四单晶硅片10b是通过注入氢离子退火形成的微气泡后，将第一单晶硅片10撕裂形成的。由于氢离子1的注入深度难以保证完全相同，使得所形成的第三单晶硅片10a和第四单晶硅片10b的厚度均匀性较差，且所述第三单晶硅片10a和第四单晶硅片10b撕裂表面的表面粗糙度很大。由于第三单晶硅片10a用于作为soi衬底的顶层硅层。如果直接在所述第三单晶硅片10a的撕裂表面上形成半导体器件容易产生缺陷，使得半导体器件的性能较差，甚至造成半导体器件报废。

一种提高第三单晶硅片10a厚度的均匀性的方法包括：对所述第三单晶硅片10a撕裂表面进行平坦化处理。然而，由于第三单晶硅片10a的厚度较薄，使得在平坦化工艺的过程中，易对第三单晶硅片10a进行过研磨，使得第三单晶硅片10a的厚度过薄，甚至被完全去除，不利于形成soi衬底，使得soi衬底的成品率较低。并且，所述平坦化处理能够改善第三单晶硅片10a撕裂表面的平整性的能力有限，所述第三单晶硅片10a的厚度均匀性仍较差。

并且，soi衬底的成本太高，使得soi衬底使用受到限制。

为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述牺牲层上形成所述鳍部；形成所述鳍部之后，利用介质结构替代所述牺牲层。所述方法有利于形成位于介质结构上的鳍部。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图17是本发明半导体结构的形成方法一实施例各步骤的结构示意图。

请参考图5，提供第一基底部200。

所述第一基底部200的材料包括：硅。所述第一基底部200用于作为soi衬底的底层硅层。

请参考图6，在所述第一基底部200上形成牺牲层201。

所述牺牲层201的材料包括单晶半导体材料，所述单晶半导体材料包括：硅锗或者碳化硅。在本实施例中，所述牺牲层201的材料为：硅锗。在其他实施例中，所述牺牲层的材料包括：碳化硅。

所述牺牲层201的材料与第一基底部200的材料不同，使得所述牺牲层201和第一基底部200具有不同的刻蚀选择比，使得后续去除牺牲层201时减少对第一基底部200的损伤，使得第一基底部200的性能较好，有利于提高半导体器件的性能。

所述牺牲层201的形成工艺包括：第二外延生长工艺。

利用第二外延生长工艺形成所述牺牲层201的意义在于：使得所形成的牺牲层201的厚度易于控制，可根据实际工艺需要，灵活选择所需厚度的牺牲层201。在本实施例中，所述牺牲层201的厚度为：1纳米～1000纳米。

后续用介质结构代替牺牲层201，因此，所述牺牲层201的厚度决定后续形成的介质结构的厚度。

形成所述牺牲层201之后，在所述牺牲层201上形成鳍部。在本实施例中，所述鳍部的形成步骤包括：在所述牺牲层201上形成第二基底部，所述第二基底部的材料与牺牲层201的材料不同；图形化所述第二基底部，形成所述鳍部。具体请参考图7至图8。

请参考图7，在牺牲层201上形成第二基底部202，所述第二基底部202的材料与牺牲层201的材料不同。

在本实施例中，所述第二基底部202的材料为：硅。在其他实施例中，所述第二基底部的材料包括：硅、锗硅、碳硅或ⅲ-ⅴ族元素的单晶化合物。

所述第二基底部202的材料与牺牲层201的材料不同，所述第二基底部202用于形成鳍部，因此，所述鳍部的材料与牺牲层201的材料不同。使得所述鳍部和牺牲层201具有不同的刻蚀选择比，使得后续去除牺牲层201时减少对鳍部的损伤，使得鳍部的厚度均匀性较好，有利于提高半导体器件的性能。

在本实施例中，所述第二基底部202的形成工艺包括：第一外延生长工艺。在其他实施例中，所述第二基底部的形成工艺包括：化学气相沉积工艺。

在本实施例中，所述第二基底部202的材料为：硅，所述第一外延生长工艺的参数包括：外延气体包括硅烷，温度为700摄氏度～800摄氏度，时间为20分钟～50分钟。

在本实施例中，采用第一外延生长工艺形成第二基底部202时，可通过控制外延气体的流量、温度和时间来控制第二基底部202的厚度，使得第二基底部202的厚度易于控制，且厚度均匀。

在本实施例中，所述第二基底部202的厚度为：1纳米～1000纳米。

所述第二基底部202的厚度决定后续形成的鳍部沿垂直于第一基底部200表面方向上的尺寸。由于第二基底部202的厚度易于控制，使得鳍部沿垂直于第一基底部200表面方向上的尺寸也易于控制，有利于提高半导体器件的性能。

请参考图8，图形化所述第二基底部202(见图7)，形成所述鳍部203，所述鳍部203暴露出部分牺牲层201(见图7)。

在本实施例中，还包括：图形化牺牲层201(见图7)，形成伪鳍部204。

在本实施例中，所述鳍部203和伪鳍部204的形成步骤包括：在所述第二基底部202上形成图形层，所述图形层暴露出部分第二基底部202的顶部表面；以所述图形层为掩膜，刻蚀所述第二基底部202和牺牲层201，直至暴露出第一基底部200的顶部表面，形成所述伪鳍部204和位于伪鳍部204上的鳍部203。

在其它实施例中，仅图形化所述第二基底部，形成所述鳍部。所述鳍部的形成方法包括：在所述第二基底部上形成图形化层，所述图形层暴露出部分第二基底部的顶部表面；以所述图形层为掩膜，刻蚀所述第二基底部，直至暴露出牺牲层的顶部表面，形成所述鳍部。

所述鳍部203暴露出牺牲层201的意义在于：有利于后续去除牺牲层201。

在本实施例中，形成所述鳍部203之后，还包括：在所述第一基底部200上形成隔离层，所述隔离层覆盖鳍部203的侧壁，且暴露出鳍部203的顶部表面，具体请参考图9。

请参考图9，在所述第一基底部200上形成隔离层205，所述隔离层205的顶部暴露出鳍部203的顶部表面，且覆盖鳍部203的侧壁。

在本实施例中，所述隔离层205还覆盖伪鳍部204的侧壁。

在其它实施例中，所述隔离层205仅覆盖鳍部203的侧壁。

所述隔离层205的形成步骤包括：在所述第一基底部200上形成隔离膜；平坦化所述隔离膜，直至暴露出鳍部203的顶部表面，形成所述隔离层205。

所述隔离膜的材料包括：氧化硅，所述隔离膜的形成工艺包括：化学气相沉积工艺。

在其他实施例中，形成所述牺牲层之后，形成鳍部之前，在所述牺牲层上形成隔离层，所述隔离层内具有开口，所述开口底部暴露出部分牺牲层的顶部表面。所述鳍部的形成方法包括：在所述开口内形成鳍部，所述鳍部覆盖所述隔离层的侧壁，且暴露出牺牲层的顶部表面。所述鳍部的形成工艺包括：第一外延生长工艺；所述鳍部的材料包括：硅、锗硅、碳硅或ⅲ-ⅴ族元素的单晶化合物。

形成所述隔离层205之后，采用至少两次替位工艺去除牺牲层201并形成介质结构，使所述介质结构替所述牺牲层201。每次的替位工艺的步骤包括：在部分所述鳍部203和隔离层205上形成掩膜层；以所述掩膜层为掩膜，刻蚀隔离层205和牺牲层201，在所述牺牲层201内形成暴露出第一基底部200的开口，且所述开口延伸至所述鳍部203底部；在所述开口内形成介质层，且部分所述介质层位于鳍部203与第一基底部200之间；形成所述介质层之后，去除所述掩膜层；所述介质结构包括至少两种介质层，所述至少两种介质层的侧壁与相接触。

在本实施例中，所述替位工艺的次数为两次。采用两次替位工艺去除牺牲层201并形成介质结构的步骤包括：进行第一次所述替位工艺，在第一次所述替位工艺中，在所述牺牲层201内形成的开口为第一开口，在所述第一开口中形成的介质层为第一介质层；进行第二次所述替位工艺，在第二次所述替位工艺中，在所述牺牲层201内形成的开口为第二开口，在所述第二开口中形成的介质层为第二介质层；所述第二开口与第一开口连通，且所述第二介质层的侧壁与第一介质层的侧壁相接触；所述介质结构包括：第一介质层和第二介质层。具体请参考图10至图16，其中，图10至12为第一次所述替位工艺，图13至图16为第二次所述替位工艺。

请参考图10，在部分鳍部203和隔离层205的第一掩膜层206。

所述第一掩膜层206的材料包括：氮化硅。所述第一掩膜层206的形成工艺包括：流体化学气相沉积工艺。所述第一掩膜层206用于后续形成第一开口时作为掩膜。

请参考图11，以所述第一掩膜层206为掩膜，刻蚀所述隔离层205和牺牲层201，在所述牺牲层201内形成暴露出第一基底部200的第一开口207，且所述第一开口207延伸至所述鳍部203的底部。

在本实施例中，形成所述鳍部203时，还形成了位于鳍部203下方的伪鳍部204，因此，在此去除鳍部203与第一基底部200之间的部分牺牲层201指的是去除部分伪鳍部204。

在其他实施例中，由于仅形成鳍部，因此，在此去除位于鳍部203与第一基底部200之间的部分牺牲层。

形成所述第一开口207的工艺包括：湿法刻蚀工艺或者各向同性干法刻蚀工艺。

在本实施例中，所述牺牲层201的材料为硅锗，所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸。

在本实施例中，所述刻蚀剂对所述牺牲层201具有较大的刻蚀速率，而所述刻蚀剂对鳍部203和第一基底部200的刻蚀速率极小，使得在形成第一开口207时，对鳍部203和第一基底部200的损伤较小，有利于提高半导体器件的性能。

请参考图12，在所述第一开口207(见图11)内形成第一介质层208，且部分所述第一介质层208位于鳍部203与第一基底部200之间；形成所述第一介质层208之后，去除所述第一掩膜层206。

在本实施例中，所述第一介质层208还覆盖部分鳍部203的侧壁，且暴露出鳍部203的顶部表面。所述第一介质层208的形成步骤包括：在所述第一基底部200上形成第一介质材料膜；平坦化所述第一介质材料膜，直至暴露出鳍部203的顶部表面，形成所述第一介质层208。

在其他实施例中，仅在所述第一开口内形成第一介质层。

在本实施例中，所述第一介质层208的材料与隔离层205的材料相同，所述第一介质层208的材料为：氧化硅。在其他实施例中，所述第一介质层的材料与隔离层的材料不同，所述第一介质层的材料包括：氮化硅。

在本实施例中，采用流体化学气相沉积工艺形成的所述第一介质材料膜易于填充在第一开口207内，能够使得所形成的第一介质层208均匀致密，隔离性能良好。

在其他实施例中，所述第一介质材料膜的形成工艺包括：等离子体化学气相沉积工艺。

去除所述第一掩膜层206的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。

请参考图13，在所述第一介质层208上形成第二掩膜层209，所述第二掩膜层209暴露出部分鳍部203和隔离层205的顶部表面。

所述第二掩膜层209的材料包括：氮化硅，所述第二掩膜层209的形成工艺包括：化学气相沉积工艺。

所述第二掩膜层209作为后续形成第二开口时作掩膜。

请参考图14，以所述第二掩膜层209为掩膜，刻蚀所述隔离层205和牺牲层201，形成暴露出第一基底部200第二开口210，所述第二开口延伸至所述鳍部203底部，且所述第二开口210与第一开口207(见图11)连通。

刻蚀所述隔离层205的工艺包括：各向异性干法刻蚀工艺。

在本实施例中，形成所述鳍部203时，还形成了位于鳍部203下方的伪鳍部204，因此，在此去除鳍部203与第一基底部200之间的牺牲层201指的是去除部分伪鳍部204。

在其他实施例中，由于仅形成鳍部，因此，在此去除是位于鳍部203与第一基底部200之间的牺牲层。

所述第二开口210的形成工艺包括：湿法刻蚀工艺或者各向同性干法刻蚀工艺。

在本实施例中，所述牺牲层201的材料为硅锗，所述湿法刻蚀工艺的参数包括：刻蚀剂包括氢氟酸。

在本实施例中，所述刻蚀剂对所述牺牲层201具有较大的刻蚀速率，而所述刻蚀剂对鳍部203和第一基底部200的刻蚀速率极小，使得在形成第二开口210时，对鳍部203和第一基底部200的损伤较小，有利于提高半导体器件的性能。

所述第二开口210用于后续容纳第二介质膜。

请参考图15，形成所述第二开口210之后，去除第二掩膜层209暴露出鳍部203的顶部表面。

去除所述第二掩膜层209的工艺包括：干法刻蚀工艺、湿法刻蚀工艺或者干法刻蚀工艺与湿法刻蚀工艺相结合的工艺。

在本实施例中，去除所述第二掩膜层209之后，在所述第二开口210内形成第二介质层。具体请参考图16。

在其他实施例中，形成所述第二介质层之后，去除第二掩膜层。

请参考图16，去除所述第二掩膜层209之后，在所述第二开口210内形成第二介质层211，部分所述第二介质层211位于鳍部203与第一基底部200之间，且所述第二介质层211与第一介质层208相接触。

在本实施例中，所述第二介质层211还覆盖部分鳍部203的侧壁，且暴露出鳍部203的顶部表面。所述第二介质膜211的形成步骤包括：在所述第一基底部200上形成第二介质材料膜；平坦化所述第二介质材料膜，直至暴露出鳍部203的顶部表面，形成第二介质层211。

在其他实施例中，仅在所述第二开口内形成第二介质层。

在本实施例中，所述第二介质层211的材料与隔离层205的材料相同，所述第二介质层211的材料为：氧化硅。在其他实施例中，所述第二介质层的材料与隔离层的材料不同，所述第二介质层的材料包括：氮化硅。

在本实施例中，采用流体化学气相沉积工艺形成的所述第二介质材料膜易于填充在第二开口210内，能够使得所形成的第二介质层211均匀致密，隔离性能良好。

在其他实施例中，所述第二介质材料膜的形成工艺包括：等离子体化学气相沉积工艺。

所述介质结构包括：第二介质层211和第一介质层208。

在本实施例中，形成所述第一介质层208和第二介质层211后，还包括：去除覆盖于鳍部侧壁的第一介质层208和第二介质层211，暴露出鳍部203的底部。请参考图17。

请参考图17，去除鳍部203侧壁的第一介质层208(见图16)和第二介质层211(见图16)，直至暴露出鳍部203的底部表面。

去除第一介质层208的工艺包括：湿法刻蚀工艺。

去除第二介质层208的工艺包括：湿法刻蚀工艺。

所述介质结构包括：用于替代牺牲层201的第一介质层208和第二介质层211，所述第二介质层211与第一介质层208相接触，有利于形成位于介质结构上的鳍部203。

在其他实施例中，所述替位工艺的次数为三次或者三次以上。采用三次替位工艺去除牺牲层并形成介质结构的步骤包括：进行第一次所述替位工艺，在第一次所述替位工艺中，在所述牺牲层内形成的开口为第一开口，在所述第一开口中形成的介质层为第一介质层；进行第二次所述替位工艺，在第二次所述替位工艺中，在所述牺牲层内形成的开口为第二开口，在所述第二开口中形成的介质层为第二介质层；进行第三次所述替位工艺，在第三次所述替位工艺中，在所述牺牲层内形成的开口为第三开口，在所述第三开口中形成的介质层为第三介质层；所述第一开口、第二开口与第三开口连通，且所述第一介质层的侧壁、第二介质层的侧壁和第三介质层的侧壁相接触；所述介质结构包括：第一介质层、第二介质层和第三介质层。

形成所述介质结构之后，还包括：形成横跨鳍部203的栅极结构；在所述栅极结构两侧的鳍部203内形成源漏掺杂区。

相应的，本实施例还提供一种采用上述方法所形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。