沟槽式功率半导体元件的制造方法与流程

本发明是关于一种功率晶体管的制造方法，且特别是关于一种具有遮蔽电极的沟槽式功率半导体元件的制造方法。

背景技术：

现有的沟槽式功率金氧半场效晶体管(powermetaloxidesemiconductorfieldtransistor,powermosfet)的工作损失可分成切换损失(switchingloss)及导通损失(conductingloss)两大类，其中栅极/漏极的电容值(cgd)是影响切换损失的重要参数。栅极/漏极电容值太高会造成切换损失增加，进而限制功率型金氧半场效晶体管的切换速度，不利于应用高频电路中。

现有的沟槽式功率金氧半场效晶体管会具有一位于栅极沟槽下半部的遮蔽电极(shieldingelectrode)，以降低栅极/漏极电容值，并在不牺牲导通电阻(on-resistance)的情况下增加崩溃电压。

技术实现要素：

本发明提供一种沟槽式功率半导体元件的制造方法，在外延层表面以及沟槽的侧壁形成保护层以及间隔层，以在执行热氧化制程的过程中，保护外延层表面以及沟槽侧壁面不被氧化。

本发明其中一实施例提供一种沟槽式功率半导体元件的制造方法，其包括：形成一外延层于一基材上；形成一保护层于所述外延层的一表面上；以及形成一沟槽栅极结构于所述沟槽内，其中，沟槽栅极结构具有一遮蔽电极、一位于所述遮蔽电极上方的栅极以及一位于遮蔽电极与栅极之间的极间介电层，且形成沟槽栅极结构的步骤至少包括：形成一覆盖所述沟槽的一内壁面的绝缘层；以及在形成极间介电层的步骤之前，形成一初始间隔层，其中，所述初始间隔层具有分别覆盖所述绝缘层的两个内侧壁面的一第一侧壁部以及一第二侧壁部，第一侧壁部的底端与第二侧壁延伸部的底端彼此分离，且第一侧壁部以及第二侧壁部都具有一凸出于所述保护层的延伸部。

综上所述，在本发明实施例所提供的沟槽式功率半导体元件的制造方法中，是在以热氧化制程形成极间介电层之前，在外延层表面上形成保护层以及在沟槽的侧壁形成间隔层，以保护外延层表面以及沟槽的侧壁面不被继续氧化。

另外，间隔层的第一侧壁部的底端与所述第二侧壁延伸部的底端彼此分离，在对沟槽式功率半导体元件施加逆向偏压时，由于沟槽栅极结构填入沟槽底部且位于遮蔽电极正下方的材料较为单纯，可以舒缓沟槽底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。

为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所提供的附图仅用于提供参考与说明，并非用来对本发明加以限制。

附图说明

图1绘示本发明其中一实施例的沟槽式功率半导体元件的流程图。

图2a至2o分别绘示本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

图3a至图3c分别绘示本发明另一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

【符号说明】

沟槽式功率半导体元件t1、t2

基材10

外延层11

表面11s

基体区110

源极区111

衬垫氧化层12

牺牲氧化层sac

保护层13

沟槽11h

开口h1

硬质膜层14

绝缘层15

内侧壁面15a

底面15b

间隔介电层16”

初始间隔层16’

第一侧壁部161’

第二侧壁部162’

延伸部161’s、162’s

初始内介电层17’

内介电层17

重掺杂半导体材料18’

遮蔽电极18

极间介电层19

间隔层16

第一间隔部161

第二间隔部162

容置空间h1

沟槽栅极结构g1、g2

栅极20

层间介电层21

接触窗21h

重掺杂接触区112

导电柱22

源极金属层23

流程步骤s100～s500、s401～s407

具体实施方式

请参照图1，其绘示本发明其中一实施例的沟槽式功率半导体元件的流程图。另外，请参照图2a至图2o，分别绘示本发明一实施例的沟槽式功率半导体元件在各制程步骤的局部剖面示意图。

如图1所示，在步骤s100中，形成一外延层于一基材上，以及在步骤s200中，形成一保护层于所述外延层的一表面上。请配合参照图2a至图2b。

如图2a所示，外延层11形成于基材10上，其中外延层11具有一远离基材10的表面11s。

基材10具有高浓度的第一型导电性杂质，以作为沟槽式功率半导体元件的漏极区(drain)。前述的第一型导电性杂质可以是n型或p型导电性杂质。假设基材10为硅基材，n型导电性杂质为五价元素离子，例如磷离子或砷离子，而p型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。

外延层11(epitaxiallayer)具有和基材10相同的导电型，但外延层11的掺杂浓度低于基材10的掺杂浓度。以nmos晶体管为例，基材10具有高浓度的n型掺杂(n⁺)，而外延层11具有低浓度的n型掺杂(n^-)。以pmos晶体管为例，基材10与外延层11则分别具有高浓度的p型掺杂(p⁺doping)以及低浓度的p型掺杂(p^-doping)。

另外，本实施例中，在形成外延层11于基材10上的步骤之后，还进一步包括在外延层11的表面11s上形成衬垫氧化层12(padoxide)。衬垫氧化层12在后续制程中可作为蚀刻终止层。

接着，如图2b所示，在衬垫氧化层12上形成保护层13，其中，保护层13的材料和衬垫氧化层12的材料不同。保护层13的材料可以是氮化物，如：氮化硅，可保护外延层11的表面11s在后续的热氧化制程中不被氧化。

请继续参照图2c，在形成保护层13的步骤之后，本实施例的沟槽式功率半导体元件的制造方法还包括：形成一硬质膜层14于保护层13上。

请参照图1，接着，在步骤s300中，形成一沟槽于外延层内。如图2d所示，外延层11内形成一沟槽11h。另外，在形成沟槽11h于外延层11的步骤中，在硬质膜层14与保护层13也会形成和沟槽11h相连通的开口h1。

形成沟槽11h与开口h1的步骤可以应用任何已知的技术手段。举例而言，先在硬质膜层14上形成图案化光阻(未图示)，以定义出开口h1的位置。随后，通过图案化光阻形成开口h1，再进一步于外延层11中形成沟槽11h。另外，可以通过蚀刻制程，如:干蚀刻或湿蚀刻，以在外延层11中形成沟槽11h。

请继续参照图2e。在本实施例中，在外延层11中形成沟槽11h之后，还包括在沟槽11h的内壁面形成牺牲氧化层sac。牺牲氧化层sac可以通过一热氧化制程而形成于沟槽11h的内壁面。

由于在形成沟槽11h时，沟槽11h的内壁面有晶格缺陷，因此先于沟槽11h的内壁面形成牺牲氧化层sac，再将牺牲氧化层sac去除，可修复沟槽11h的内壁面，并减少内壁面的晶格缺陷，以避免元件的漏电现象等。

须说明的是，由于在形成沟槽11h之前，外延层11的表面具有保护层13以及硬质膜层14，因此在通过热氧化制程形成牺牲氧化层sac的过程中，可以保护外延层11的表面11s不会继续被氧化。接着，请参照图2f，牺牲氧化层sac会再度被去除。

请再参照图1。在步骤s400中，形成一沟槽栅极结构于沟槽内。在本实施例中，形成沟槽栅极结构的步骤还包括步骤s401至步骤s407。

详细而言，在步骤s401中，形成一覆盖沟槽的一内壁面的绝缘层。如图2g所示，绝缘层15覆盖沟槽11h的内壁面，并具有和沟槽11h的内壁面大致相符的轮廓。如图2g所示，绝缘层15具有两个彼此相对的内侧壁面15a以及连接于两个内侧壁面15a之间的底面15b。绝缘层15可以是通过热氧化而形成的氧化层，如：氧化硅。

请配合参照图1，在步骤s402中，形成一初始间隔层。详细而言，请继续参照图2h至图2i。

如图2h所示，形成一间隔介电层16”，且间隔介电层16”毯覆式地覆盖硬质膜层14的表面、开口h1的内表面、绝缘层15的两个内侧壁面15a以及底面15b。另外，在本实施例中，间隔介电层16”的材料是和保护层13的材料可以相同，例如都是氮化物。然而，间隔介电层16”的材料和绝缘层15的材料不同。在本实施例中，间隔介电层16”的厚度是大致保持相同，并未随着沟槽11h的深度增加而减少。

接着，请参照图2i。去除部分覆盖绝缘层15的底面15b以及覆盖硬质膜层14表面的间隔介电层16”，以形成初始间隔层16’。在一实施例中，是通过干蚀刻(dryetching)制程来去除部分覆盖绝缘层15的底面15b以及覆盖硬质膜层14表面的间隔介电层16”，而留下位于绝缘层15的两个内侧壁面15a的间隔介电层(即初始间隔层16’)。

换句话说，初始间隔层16’具有分别覆盖绝缘层15的两个内侧壁面15a的第一侧壁部161’以及第二侧壁部162’。另外，第一侧壁部161’的底端与第二侧壁部162’的底端彼此分离，从而裸露出绝缘层15的底面15b。另外，第一侧壁部161’以及第二侧壁部162’都具有一凸出于保护层13的延伸部161’s、162’s，且延伸部161’s、162’s会覆盖开口h1的内表面。

请再参照图1。接着，在步骤s403中，形成一覆盖初始间隔层的初始内介电层，其中，初始内介电层的底部直接连接绝缘层15的底面。

请配合参照图2j。初始内介电层17’覆盖于外延层11的表面11s上以及沟槽11h内。另外，初始内介电层17’的底部直接连接所述绝缘层15的底面15b。在本实施例中，构成初始内介电层17’的材料是和构成初始间隔层16’的材料相异，但和构成绝缘层15的材料相同。在一实施例中，绝缘层15与初始内介电层17’都是氧化硅层，而初始间隔层16’是氮化硅层。

如此，填入沟槽11h底部的材料较单纯，可以舒缓沟槽底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。

请再参照图1，在步骤s404中，形成一重掺杂半导体材料于沟槽的下半部。在步骤s405中，去除位于沟槽上半部的初始内介电层，以形成一位于沟槽下半部的内介电层。如图2k所示，重掺杂半导体材料18’填入沟槽11h的下半部。

在一实施例中，先毯覆式地形成一重掺杂半导体层于外延层11上，并填入沟槽11h中。接着，回蚀(etchback)去除外延层11表面上所覆盖的重掺杂半导体层，而留下位于沟槽12下半部的重掺杂半导体材料18’。重掺杂半导体材料18’例如是含导电性杂质的多晶硅结构(dopedpoly-si)。

在去除位于沟槽11h上半部的初始内介电层17’后，重掺杂半导体材料18’的顶部凸出于内介电层17的顶面。另外，在去除位于沟槽11h上半部的初始内介电层17’后，也去除位于保护层13上的硬质膜层14。

请复参照图1，接着，在步骤s406中，施以一热氧化处理，以氧化重掺杂半导体材料的顶部，而形成极间介电层19以及遮蔽电极18。

如图2l所示，在施以一热氧化处理后，重掺杂半导体材料18’的顶部氧化，而形成极间介电层19，而重掺杂半导体材料18’未被氧化的部分则形成遮蔽电极18。须说明的是，由于初始间隔层16’以及保护层13的保护，使外延层11不会在执行热氧化处理时，继续被氧化。

接着，请再参照图1，在步骤s407中，形成栅极于沟槽上半部，且栅极通过极间介电层与遮蔽电极绝缘。

请参照图2m至图2n。如图2m所示，在本发明其中一实施例中，在形成栅极20之前，会先去除延伸部161’s、162’s以及位于沟槽11h上半部的初始间隔层16’，以形成一间隔层16。此时，保护层13也会在此步骤中被去除。间隔层16位于栅极20下方，并包括分别位于遮蔽电极18两相反侧的一第一间隔部161及一第二间隔部162。

在图2m中，绝缘层15、极间介电层19以及间隔层16在沟槽11h的上半部定义出一容置空间h1。之后，请参照图2n，形成栅极20于沟槽11h的上半部的容置空间h1内。

在形成栅极20的步骤中，可以先毯覆式地在外延层11上以及在容置空间h1中填入重掺杂多晶硅材料，再回蚀去除位于外延层11上的重掺杂多晶硅材料，而形成栅极20。经由上述步骤s401～s407，可于沟槽11h内形成沟槽栅极结构g1。

请再参照图1，在步骤s500，形成一基体区与源极区于外延层内，且源极区位于基体区上方。在本发明实施例中，形成基体区与源极区之后，还进一步包括：形成线路重分布层于所述外延层表面。请配合参照图2o，显示本发明实施例的沟槽式功率半导体元件的剖面示意图。

详细而言，是先对外延层11执行一基体掺杂制程，以在外延层11中形成一轻掺杂区，且轻掺杂区具有和外延层11相反的导电型。接着，对轻掺杂区执行一源极掺杂制程，以在轻掺杂区的上半部形成一重掺杂区，且重掺杂区的导电型与轻掺杂区的导电型相反。接着，执行一热趋入(drive-in)制程，以使轻掺杂区以及重掺杂区内的杂质扩散，而形成基体区110与源极区111，其中源极区111是位于基体区110的上方。

随后，可继续形成线路重分布层于外延层11上，以使源极区111、栅极20与遮蔽电极18可电性连接至外部的控制电路。形成线路重分布层的技术手段可采用任何已知的技术手段来实现。

详细而言，先在外延层11上形成层间介电层21。之后，形成多个贯穿层间介电层21的接触窗21h，且接触窗21h延伸至源极区111。

之后，通过接触窗21h执行一掺杂制程，以在接触窗21h下方形成重掺杂接触区112。之后，在接触窗21h内形成导电柱22，且在层间介电层21上形成连接导电柱22的源极金属层23。也就是说，源极金属层23可通过导电柱22电性连接至源极区111。

经由上述制程所形成的沟槽式功率半导体元件t1的沟槽式栅极结构g1包括绝缘层15、间隔层16、内介电层17、遮蔽电极18、极间介电层19以及栅极20。

间隔层16的材料和绝缘层15的材料以及内介电层17的材料相异。间隔层16包括第一间隔部161以及第二间隔部162。第一间隔部161的底端与第二间隔部162的底端彼此分离一预定距离，且前述预定距离是大于遮蔽电极18的宽度。

另外，在本实施例中，第一间隔部161以及第二间隔部162是位于沟槽11h的下半部，并夹设于绝缘层15、极间介电层19以及内介电层17之间。也就是说，本实施例的第一间隔部161以及第二间隔部162并未作为闸绝缘层。

请参照图3a至图3c，显示本发明另一实施例的沟槽式功率半导体元件在各制程步骤中的剖面示意图。本实施例的制造方法所形成的沟槽式功率半导体元件t2的第一间隔部161与第二间隔部162会配合绝缘层15共同作为闸绝缘层。

在本发明另一实施例的沟槽式功率半导体元件的制造方法中，是在完成图2a至图2l的步骤之后，进行图3a至图3c的步骤。

请参照图3a，和图2m的实施例直接去除沟槽11h上半部的延伸部161’s、162’s不同的是，在图3a中，是在未去除延伸部161’s、162’s、保护层13以及位于沟槽11h的上半部的初始间隔层16’的情况下，先在沟槽11h上半部内形成栅极20。

请参照图3b，接着，再去除位于外延层11上的保护层13以及延伸部161’s、162’s，而形成间隔层16。可以通过化学机械研磨或者是选择性蚀刻，来去除保护层13以及延伸部161’s、162’s。

本实施例的沟槽式栅极结构g2和图2n的沟槽式栅极结构g1不同之处在于，间隔层16的第一间隔部161及一第二间隔部162都是由沟槽11h上半部延伸到沟槽11h的下半部。另外，第一间隔部161及第二间隔部162会配合绝缘层15作为闸绝缘层，以调整基体区110以及栅极20之间的功函数，从而降低操作时的漏电流。

最后，再形成基体区110、源极区111以及线路重分布层，以形成如图3c所示的沟槽式功率半导体元件t2。

综上所述，在本发明实施利所提供的沟槽式功率半导体元件的制造方法中，在以热氧化制程形成极间介电层19之前，在外延层11表面11s上形成保护层13以及在沟槽11h的侧壁形成间隔层16，以保护外延层11表面11s以及沟槽11h的侧壁面不被继续氧化。

另外，间隔层16的第一间隔部161的底端与所述第二间隔部162的底端彼此分离，在对沟槽式功率半导体元件施加逆向偏压时，由于填入沟槽11h底部且位于遮蔽电极18正下方的材料较为单纯，可以舒缓沟槽11h底部的电场分布，从而可在不牺牲导通电阻的条件下，进一步提高元件的崩溃电压。

在提高崩溃电压的情况下，可以进一步优化外延层11的掺杂浓度，使导通电阻降低，从而提升沟槽式功率半导体元件操作的电压转换效率。经过模拟测试，证明本发明实施例的沟槽式功率半导体元件在沟槽11h底部的电场分布更平缓，从而提高崩溃电压。因此，本发明实施例的沟槽式功率半导体元件的导通电阻可因此而降低50％。

另外，在本发明实施利所提供的其中一种沟槽式功率半导体元件t2中，通过以两种相异材料构成的绝缘层15与间隔层16作为闸绝缘层，可调整栅极20与基体区110之间的功函数，从而减少沟槽式功率半导体元件t2在逆向偏压下操作时的漏电流(leakagecurrent)。

本发明实施例的沟槽式功率半导体元件的制造方法，可整合于目前现有的半导体制程中，以提供本发明中所提供的沟槽式功率半导体元件。

以上所公开的内容仅为本发明的优选可行实施例，并非因此局限本发明的申请专利范围，所以凡是运用本发明说明书及附图内容所做的等效技术变化，均包含于本发明的申请专利范围内。