瞬态抑制二极管芯片结构的制作方法

本发明涉及半导
技术领域：
，特别涉及一种瞬态抑制二极管芯片结构。
背景技术：
：tvs(transientvoltagesuppressor，瞬态抑制二极管)芯片，一种新型高效电路防护器件，它具有极快的响应时间(亚纳秒级)和相当高的浪涌吸收能力。当它的两端经受瞬间的高能量冲击时，tvs能以极高的速度由高阻抗变为低阻抗，以吸收一个瞬间大电流，把它的两端电压箝制在一个预定的安全数值上，从而保护后面的电路元件不受瞬态高压尖峰脉冲的冲击。防护器件作为电路模块的一部分，其小型化和集成化是发展方向，由于tvs芯片的结构特性，目前主要采用外部打线或焊接的方式来封装应用，封装成本较高，占用面积较大。技术实现要素：本发明的主要目的是提供一种瞬态抑制二极管芯片结构，旨在实现免封装直接应用，降低成本。为实现上述目的，本发明提出的瞬态抑制二极管芯片结构，包括第一导电类型衬底层；形成于第一导电类型衬底层一表面的第一导电类型注入层；形成于第一导电类型衬底层与第一导电类型注入层之间的第二导电类型外延层；以及隔离结构，所述隔离结构贯穿所述第一导电类型注入层及所述第二导电类型外延层，将所述第一导电类型注入层及所述第二导电类型外延层分隔成至少两个区域。优选地，还包括第一导电类型外延层，所述第一导电类型外延层形成于所述第一导电类型注入层与所述第二导电类型外延层之间，所述隔离结构贯穿所述第一导电类型外延层。优选地，所述第一导电类型衬底层为p型衬底层、所述第一导电类型注入层为p型注入层、所述第一导电类型外延层为p型外延层、所述第二导电类型外延层为n型外延层；或者所述第一导电类型衬底层为n型衬底层、所述第一导电类型注入层为n型注入层、所述第一导电类型外延层为n型外延层、所述第二导电类型外延层为p型外延层。优选地，所述瞬态抑制二极管芯片结构还包括金属层，所述金属层形成于第一导电类型注入层上；所述隔离结构贯穿所述金属层。优选地，所述金属层厚度范围为0～200μm。优选地，其特征在于，所述隔离结构包括隔离槽，所述隔离槽贯穿所述第一导电类型注入层及所述第二导电类型外延层。优选地，边缘隔离槽也可以是内沟槽，所述隔离槽贯穿所述第一导电类型注入层及所述第二导电类型外延层。优选地，增加中间隔离槽数目，可以实现更多级的tvs互联，所述隔离槽贯穿所述第一导电类型注入层及所述第二导电类型外延层。本发明技术方案中，第一导电类型衬底层、第一导电类型注入层、第二导电类型外延层之间形成双向pn结，通过隔离结构将第一导电类型注入层及第二导电类型外延层分隔成多个独立的区域，不同的区域之间通过第一导电类型衬底层连接，从而形成一种瞬态抑制二极管芯片结构。本发明技术方案中，采用一颗芯片凸点电极压焊pcb上，实现免封装应用，相对传统的采用多颗芯片进行封装的技术方案，成本低，面积较小，适应小型化和集成化的发展趋势。附图说明为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其它的附图。图1为本发明瞬态抑制二极管芯片结构第一实施例的剖面示意图；图2为本发明瞬态抑制二极管芯片结构第二实施例的剖面示意图；图3为本发明瞬态抑制二极管芯片结构第三实施例的剖面示意图；图4为本发明瞬态抑制二极管芯片结构第四实施例的剖面示意图；图5为本发明瞬态抑制二极管芯片结构第五实施例的剖面示意图；；图6为图3中瞬态抑制二极管芯片结构一实施例的交流应用电路图；图7为图3中瞬态抑制二极管芯片结构一实施例的直流应用电路图。附图标号说明：标号名称标号名称10第一导电类型衬底层50金属层20第二导电类型外延层60第一导电类型外延层30第一导电类型注入层tvs1第一瞬态抑制二极管40隔离结构tvs2第二瞬态抑制二极管tvs3第三瞬态抑制二极管41内沟槽42接触隔离层本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。具体实施方式下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。本发明提出一种瞬态抑制二极管芯片结构。参照图1、图3及图5，在本发明实施例中，该瞬态抑制二极管芯片结构，包括：第一导电类型衬底层10；形成于第一导电类型衬底层10一表面的第一导电类型注入层30；形成于第一导电类型衬底层10与第一导电类型注入层30之间的第二导电类型外延层20；以及隔离结构40，所述隔离结构40贯穿所述第一导电类型注入层30及所述第二导电类型外延层20，将所述第一导电类型注入层30及所述第二导电类型外延层20分隔成两个及以上区域。参照图3，在第三实施例中，该瞬态抑制二极管芯片结构扩展的三io应用于一种以太网三线电源口防护技术方案中，只需用一颗三io芯片，该器件的三个io是等效的。在本实施例中，隔离结构40将第一导电类型注入层30及第二导电类型外延层20分隔成三个区域，分别为第一区域a、第二区域b及第三区域c。第一区域a、第二区域b及第三区域c通过第一导电类型衬底层10连接。在应用时，分别在第一区域a、第二区域b及第三区域c设置三个凸点电极(pin1、pin2及pin3)，分别与三个区域中的注入层相连接。第一区域a与第一导电类型衬底层10共同形成第一瞬态抑制二极管tvs1、第二区域b与第一导电类型衬底层10共同形成第二瞬态抑制二极管tvs2、第三区域c与第一导电类型衬底层10共同形成第三瞬态抑制二极管tvs3。第一瞬态抑制二极管tvs1、第二瞬态抑制二极管tvs2及第三瞬态抑制二极管tvs3通过第一导电类型衬底层10连接，实现了只需用一颗三io芯片满足防护技术的需求。本发明技术方案中，第一导电类型衬底层10、第一导电类型注入层30、第二导电类型外延层20之间形成双向pn结，通过隔离结构40将第一导电类型注入层30及第二导电类型外延层20分隔成多个独立的区域，不同的区域之间通过第一导电类型衬底层10连接，从而形成一种瞬态抑制二极管芯片结构。本发明技术方案中，可直接将该芯片凸点电极压焊在pcb板上，实现免封装应用，相对传统的采用多颗芯片进行封装的技术方案，成本低，面积较小，适应小型化和集成化的发展趋势。参照图2和图4，进一步地，所述瞬态抑制二极管芯片结构还包括第一导电类型外延层60，所述第一导电类型外延层60形成于所述第一导电类型注入层30与所述第二导电类型外延层20之间，所述隔离结构40贯穿所述第一导电类型外延层60。通过设置第一导电类型外延层60，减小了芯片内部的电阻，从而降低了饱和导通压降及功耗。进一步地，所述瞬态抑制二极管芯片结构还包括金属层50，所述金属层50形成于第一导电类型注入层30上；所述隔离结构40贯穿所述金属层50。所述金属层的厚度范围为0～200μm(微米)。需要说明的是，在金属层的厚度较薄时，例如几个微米时，瞬态抑制二极管芯片结构需要进行封装后在进行应用；当金属层制成厚度较大的凸点电极时，可以不用封装，芯片直接焊接pcb上进行应用。本实施例中，金属层采用电镀或植球的工艺方法形成。金属层50与第一导电类型注入层30紧密接触，电流由金属层50进入半导体(第一导电类型注入层30)或者由半导体进入金属层50。金属层50连接有引脚(即io口)，因此通过设置金属层50，方便了器件的封装，降低了接触阻抗。该金属层50可以是合金。进一步地，所述第一导电类型衬底层10为p型衬底层、所述第一导电类型注入层30为p型注入层、所述第一导电类型外延层60为p型外延层、所述第二导电类型外延层20为n型外延层；或者所述第一导电类型衬底层10为n型衬底层、所述第一导电类型注入层30为n型注入层、所述第一导电类型外延层60为n型外延层、所述第二导电类型外延层20为p型外延层。易于理解的是，当所述第一导电类型衬底层10为p型衬底层、所述第一导电类型注入层30为p型注入层、所述第一导电类型外延层60为p型外延层、所述第二导电类型外延层20为n型外延层时，该瞬态抑制二极管芯片结构为pnp型。当所述第一导电类型衬底层10为n型衬底层、所述第一导电类型注入层30为n型注入层、所述第一导电类型外延层60为n型外延层、所述第二导电类型外延层20为p型外延层型时，该瞬态抑制二极管芯片结构为npn型。具体地，本实施例中，隔离结构采用隔离槽实现。所述隔离结构40包括两隔离槽，所述隔离槽贯穿所述第一导电类型注入层30及所述第二导电类型外延层20。本实施例中，该瞬态抑制二极管芯片结构为双向的，隔离槽的数量可根据实际需求而设置，例如当需要三个互联的瞬态抑制二极管时，如图3，内部可设置二个隔离槽，隔离槽贯穿所述第一导电类型注入层30及所述第二导电类型外延层20，将第一导电类型注入层30及所述第二导电类型外延层20分隔成第一区域a、第二区域b及第三区域c。当仅需一个瞬态抑制二极管时，设置一个隔离槽40，对应的隔离成第一区域a和第二区域b。在瞬态抑制二极管芯片结构为单层外延时(图1、图2所示)，设置有三隔离槽，靠近边缘的隔离槽是在制造过程中由正常的隔离槽切割而成。靠近边缘设置的隔离槽起到防止在封装过程中外部导电物质，例如导电胶，与第一导电类型注入层30、第一导电类型外延层60或第二导电类型外延层20接触，导致漏电；在瞬态抑制二极管芯片结构增加互联芯片数量时，对应的中间隔离槽也会增加。进一步地，参照图5，在本实施例中，所述瞬态抑制二极管芯片的隔离结构采用内沟槽结构，所述隔离结构40包括内沟槽41和接触隔离层42，所述内沟槽41及所述接触隔离层42形成于所述隔离槽内，所述接触隔离层42设于所述隔离槽40的缘口，所述内沟槽42与所述接触隔离层41抵接。当需要更多个tvs互联时，芯片的结构基本不变，通过设置更多隔离槽形成更多io(即pin，io口的数目大于或等于2)，就可以实现二级、三级或更多级的两两互联(图1为三级的两两互联)。从而降低了成本、减小了封装面积。以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是在本发明的发明构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的
技术领域：
均包括在本发明的专利保护范围内。当前第1页12