半导体器件和制造方法与流程

本发明的实施例涉及半导体器件及其制造方法。

背景技术：

为了改进集成芯片的功能，半导体工业不断增加集成芯片上的晶体管的数量。为了在集成芯片上实现更大数量的晶体管，在不显著增加集成芯片的尺寸的情况下，半导体工业也必须不断地减小集成芯片组件的最小部件尺寸。例如，晶体管的最小栅极宽度已经从20世纪80年代的数十微米减小至数十纳米的先进技术节点(例如，22nm节点、16nm节点等)。

技术实现要素：

本发明的实施例提供了一种形成集成芯片的方法，包括：在衬底上方形成第一栅极结构和第二栅极结构；在所述第一栅极结构上方和所述第二栅极结构上方形成侧壁间隔件材料；对所述侧壁间隔件材料实施第一蚀刻工艺以形成围绕所述第一栅极结构的第一中间侧壁间隔件并且形成围绕所述第二栅极结构的第二侧壁间隔件；在所述衬底上方形成掩模材料，其中，所述第一中间侧壁间隔件的一部分从所述掩模材料向外突出并且所述第二侧壁间隔件由所述掩模材料完全覆盖；以及对所述第一中间侧壁间隔件的从所述掩模材料向外突出的一部分实施第二蚀刻工艺以形成凹进至所述第一栅极结构的第一最上表面之下的第一侧壁间隔件。

本发明的另一实施例提供了一种形成集成芯片的方法，包括：在衬底上方的第一多个栅极结构上方和第二多个栅极结构上方沉积侧壁间隔件材料；对所述侧壁间隔件材料实施第一蚀刻工艺以形成围绕所述第一多个栅极结构的第一中间侧壁间隔件并且形成围绕所述第二多个栅极结构的第二侧壁间隔件；在所述衬底上方形成光刻胶层，其中，所述光刻胶层具有位于所述第一中间侧壁间隔件的顶部之下并且位于所述第二侧壁间隔件的顶部之上的上表面；以及利用位于所述衬底上方的所述光刻胶层，实施第二蚀刻工艺，以去除所述第一中间侧壁间隔件的一部分并且形成凹进至所述第一多个栅极结构的最上表面之下的第一侧壁间隔件。

本发明的又一实施例提供了一种集成芯片，包括：第一栅极结构，位于衬底上方并且在所述衬底和所述第一栅极结构的第一最上表面之间具有第一高度；第二栅极结构，位于所述衬底上方并且在所述衬底和所述第二栅极结构的第二最上表面之间具有第二高度，其中，所述第二高度小于所述第一高度；第一侧壁间隔件，围绕所述第一栅极结构并且凹进至所述第一最上表面之下；第二侧壁间隔件，围绕所述第二栅极结构并且具有与所述第一侧壁间隔件的最外侧壁分隔开的最外侧壁；以及其中，所述第一侧壁间隔件的顶部沿着所述第一最上表面和所述第二最上表面之间的水平面布置。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的一些实施例的截面图。

图2示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的一些额外的实施例的截面图。

图3a至图3b示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的一些额外的实施例。

图4至图10示出了示出形成具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的方法的一些实施例的截面图。

图11示出了形成具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的方法的一些实施例的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

近年来，集成芯片最小部件尺寸的持续减小使得许多半导体制造工艺变得更加困难。例如，随着最小栅极间距的减小，也减小了邻近的栅极结构之间的间隔。在许多现代集成芯片中，邻近的栅极结构之间的间隔已经减小，使得其小于栅极结构的高度，在邻近的栅极结构之间产生高高宽比沟槽。高高宽比沟槽难以在介电材料中不产生缺陷(例如，空隙)的情况下用介电材料填充。

这种缺陷可能对集成芯片具有不利影响。例如，为了在源极/漏极区域上形成导电接触件，蚀刻邻近的栅极结构之间的介电材料以形成接触孔，并且在接触孔内形成导电材料。然而，如果在介电材料中存在空隙，则空隙可能在导电接触件的形成期间用导电材料填充。如果该空隙填充有导电材料，则导电材料和周围的栅极结构之间的距离减小。减小导电材料和周围的栅极结构之间的距离减小了导电材料和栅极结构之间的介电材料的厚度，并且因此可能导致更高速率的时间依赖性介电击穿(tddb)和器件故障。

在各个实施例中，本发明涉及形成配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的方法和相关装置。在一些实施例中，该方法包括在第一和第二多个栅极结构上方沉积侧壁间隔件材料。对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一多个栅极结构的第一多个中间侧壁间隔件和围绕第二多个栅极结构的第二多个侧壁间隔件。在衬底上方形成掩模材料。第一多个中间侧壁间隔件的一部分从掩模材料向外突出，而第二多个侧壁间隔件由掩蔽材料完全覆盖。之后，对从掩模材料向外突出的第一多个中间侧壁间隔件的一部分实施第二蚀刻工艺以形成凹进至第一多个栅极结构的最上表面之下的第一多个侧壁间隔件。使第一多个侧壁间隔件凹进至第一多个栅极结构的最上表面之下使得更容易在第一多个栅极结构的邻近的栅极结构之间形成介电材料，而不会在介电材料中形成缺陷。

图1示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片100的一些实施例的截面图。

集成芯片100包括布置在衬底102上方的第一多个栅极结构104和第二多个栅极结构110。第一多个栅极结构104具有在衬底102和第一多个栅极结构104的最上表面104u之间延伸的第一高度108。第二多个栅极结构具有在衬底102和第二多个栅极结构110的最上表面110u之间延伸的第二高度114。第二高度114小于第一高度108。因为第二高度114小于第一高度108，因此与第一多个栅极结构104的最上表面104u相比，第二多个栅极结构110的最上表面110u通过更小的距离与衬底102分隔开。

第一多个栅极结构104由第一多个侧壁间隔件106围绕，第一多个侧壁间隔件106具有彼此横向分隔开的最外侧壁。在一些实施例中，第一多个侧壁间隔件106接触第一多个栅极结构的侧壁。第一多个侧壁间隔件106沿着第一多个栅极结构104的侧面延伸至在第一多个栅极结构104的最上表面104u之下凹进第一距离124的高度。在一些实施例中，第一多个侧壁间隔件106的顶部沿着一个或多个水平面125布置，水平面125垂直地位于第一多个栅极结构104的最上表面104u和第二多个栅极结构110的最上表面110u之间。例如，一个或多个水平面125可以位于第一多个栅极结构104的最上表面104u之下的第一距离124处和第二多个栅极结构110的最上表面110u之上的第二距离126处。

第二多个栅极结构110由彼此横向分隔开的第二多个侧壁间隔件112围绕。在一些实施例中，第二多个侧壁间隔件112接触第二多个栅极结构110的侧壁。第二多个侧壁间隔件112在第二多个栅极结构110的最上表面110u之下凹进小于第一距离124的第二距离。在一些实施例中，第二多个侧壁间隔件112在第二多个栅极结构110的最上表面110u之下凹进约等于零的第二距离。在这种实施例中，第二多个侧壁间隔件112沿着第二多个栅极结构110的侧面延伸至基本等于第二多个栅极结构110的第二高度114的高度。

介电结构布置在衬底102上方。介电结构包括位于衬底102上方的第一层间介电(ild)层116以及位于第一ild层116上方的第二ild层120。第一ild层116围绕第一多个栅极结构104和第二多个栅极结构110，而第二ild层120围绕多个金属互连线122。在一些实施例中，导电接触件118从多个金属互连线122穿过第一ild层116延伸至邻近的第一多个栅极结构104之间和邻近的第二多个栅极结构110之间的源极/漏极区域128。

因为第一多个侧壁间隔件106凹进至第一多个栅极结构104的最上表面104u之下，因此第一ild层116能够填充邻近的第一多个栅极结构104之间的区，同时缓解第一ild层116内的空隙形成。缓解第一ild层116内的空隙形成改进了导电接触件118和第一多个栅极结构104之间的电隔离并且因此提高了集成芯片100的可靠性(例如，缓解tddb)。

图2示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片200的一些额外的实施例的截面图。

集成芯片200包括布置在衬底102上方的第一多个栅极结构104和第二多个栅极结构110。第一多个栅极结构104和第二多个栅极结构110布置在衬底102内的在源极/漏极区域128之间延伸的沟道区域130上方。第一多个栅极结构104可以具有第一高度并且第二多个栅极结构110可以具有较小的第二高度。在一些实施例中，第一多个栅极结构104可以包括布置在衬底102的嵌入式存储器区域103内的闪存栅极结构，并且第二多个栅极结构110可以包括布置在衬底102的逻辑区域109内的逻辑栅极结构。

在这种实施例中，第一多个栅极结构104包括位于衬底102上方的隧穿电介质202、通过隧穿电介质202与衬底102分隔开的浮置栅电极204、位于浮置栅电极204上方的电极间电介质206以及位于电极间电介质206上方的控制栅电极208。因为浮置栅电极204通过隧穿电介质202与下面的一个沟道区域130电隔离，因此可以将电荷捕获在浮置栅电极204上。捕获的电荷指示浮置栅电极204存储的数据状态。例如，为了读取存储器单元至控制栅电极208的电压。由于下面的一个沟道区域130的电导率受到浮置栅电极204上的电荷的影响，因此可以测量流经沟道区域的电流，并且用于确定存储的数据状态。

在一些实施例中，隧穿电介质202可以包括诸如氧化物(例如，二氧化硅)、氮化物等的介电材料。在一些实施例中，浮置栅电极204和控制栅电极208可以包括多晶硅等。在一些实施例中，电极间电介质206可以包括堆叠层，该堆叠层包括设置在氧化物层之间的氮化物层(即，‘ono’层)。在其它实施例中，电极间电介质206可以包括不同的堆叠层，诸如布置在介电层之间的硅点等。

第一多个侧壁间隔件106设置为沿着第一多个栅极结构104的侧面。第一多个侧壁间隔件106在第一多个栅极结构104的最上表面之下凹进第一距离124。在一些实施例中，第一距离124可以在约5纳米(nm)和约25nm之间的范围内。在一些额外的实施例中，第一距离124可以在约10nm和约20nm之间的范围内。在一些实施例中，第一多个侧壁间隔件106沿着第一多个栅极结构104延伸至电极间电介质206和控制栅电极208的最上表面之间的位置，使得控制栅电极208从第一多个侧壁间隔件106的内部侧壁向外突出。

第二多个栅电极结构110包括布置在衬底102上方的栅极电介质210以及通过栅极电介质210与衬底102分隔开的栅电极212。第二多个侧壁间隔件112沿着第二多个栅极结构110布置。在一些实施例中，第二多个侧壁间隔件112沿着第二多个栅极结构110延伸至基本与栅电极212的最上表面对准的位置。在一些实施例中，栅电极212可以包括多晶硅，并且栅极电介质210可以包括电介质(例如，氧化物、氮化物等)。在其它实施例中，栅电极212可以包括金属(例如，铝、铂、钌等)，并且栅极电介质210可以包括高k介电材料(例如，二氧化铪(hfo2)、二氧化锆(zro2)和二氧化钛(tio2)等)。在一些实施例中，第一多个侧壁间隔件106和第二多个侧壁间隔件112可以包括相同的材料。例如，第一多个侧壁间隔件106和第二多个侧壁间隔件112可以包括氧化物(例如，二氧化硅等)、氮化物(例如，氮化硅、氮氧化硅等)等。

接触蚀刻停止层(cesl)214设置在衬底102上方，并且第一层间介电(ild)层116位于cesl214上方。在一些实施例中，cesl214接触第一多个栅极结构104和第一多个侧壁间隔件106的侧壁。多个导电接触件118a-118c布置在第一ild层116内。多个导电接触件118a-118c包括延伸至控制栅电极208的第一导电接触件118a和延伸至栅电极212的第二导电接触件118b。多个导电接触件118a-118c还包括在邻近的第一多个栅极结构104之间以及邻近的第二多个栅极结构110之间延伸至衬底102内的源极/漏极区域128的第三导电接触件118c。额外的蚀刻停止层216将第一ild层116与位于第一ild层116上方的第二ild层120分隔开。一个或多个金属互连线122布置在第二ild层120内。

虽然图2示出了具有特定的层和/或形状的第一多个栅极结构104和第二多个栅极结构110，但是应当理解，第一多个栅极结构104和第二多个栅极结构110不限于图2示出的结构。相反，在可选实施例中，第一多个栅极结构104和第二多个栅极结构110可以具有不同的形状和/或可以具有额外的层或更少的层。例如，在一些实施例中，由于栅极介电层、栅电极和/或硬掩模的厚度不同，因此第一多个栅极结构104和第二多个栅极结构110都可以是具有不同高度的逻辑栅极结构(例如，第一多个栅极结构104可以与高压晶体管相关并且第二多个栅极结构110可以与具有较薄的栅极电介质的低压晶体管相关)。

图3a至图3b示出了具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的一些额外的实施例。

如图3a的截面图300所示，集成芯片包括具有第一高度的第一多个栅极结构104和具有小于第一高度的第二高度的第二多个栅极结构110。

第一多个侧壁间隔件302(例如，对应于第一多个侧壁间隔件106)围绕第一多个栅极结构104，并且第二多个侧壁间隔件304(例如，对应于第二多个侧壁间隔件112)围绕第二多个栅极结构110。在一些实施例中，第一多个侧壁间隔件302可以具有第一下部区域302a和位于第一下部区域302a上方的第一上部区域302b。第二多个侧壁间隔件304可以具有第二下部区域304a和位于第二下部区域304a上方的第二上部区域304b。第一上部区域302b和第二上部区域304b具有成角度的外侧壁，该成角度的外侧壁使得第一多个侧壁间隔件302和第二多个侧壁间隔件304的宽度分别随着第一上部区域302b和第二上部区域304b的高度单调递减。

第一下部区域302a和第一上部区域302b沿着第二多个栅极结构110的最上表面上方的水平面303相交。在一些实施例中，第一下部区域302a和第一上部区域302b的侧壁可以通过凸缘306连接。在其它实施例中，第一下部区域302a和第一上部区域302b的侧壁可以直接连接。

第一多个侧壁间隔件302具有与第二多个侧壁间隔件304的第二截面轮廓不同的形状和尺寸的第一截面轮廓。例如，在一些实施例中，在第一上部区域302b的侧壁的两端之间延伸的第一线308的第一斜率大于在第二上部区域304b的侧壁的两端之间延伸的第二线310的斜率。在一些实施例中，第一线308和水平线之间的角度差θ可以在约55°和约65°之间的范围内，而第二线310和水平线之间的角度差ф可以在约45°和约50°之间的范围内。在一些额外的实施例中，第一上部区域302b的侧壁具有比第二上部区域304b的侧壁更小的曲率。例如，第一上部区域302b的侧壁与第一线308的第一偏差小于第二上部区域304b的侧壁与第二线310的第二偏差。

在一些实施例中，第一上部区域302b的侧壁具有沿着侧壁的非零距离延伸的线性段。第一上部区域302b的侧壁的线性段和相对大的斜率使得第一多个侧壁间隔件302在邻近的第一多个栅极结构104之间限定包括‘v’形的开口。开口的‘v’形减小了邻近的第一多个侧壁间隔件302之间的间隙的高宽比，并且因此产生第一多个侧壁间隔件302的能够更容易地填充间隙的几何形状。

在一些实施例中，第一上部区域302b具有大于第二上部区域304b的高度的高度(在垂直于衬底102的上表面的方向上)。在一些实施例中，与第二上部区域304b的高度是第二多个侧壁间隔件304的高度的部分相比，第一上部区域302b的高度是第一多个侧壁间隔件302的高度的更大部分。例如，在一些实施例中，第一上部区域302b的高度在第一多个侧壁间隔件302的高度的约20％和约35％之间，而第二上部区域304b的高度在第二多个侧壁间隔件304的高度的约10％和约20％之间。

在一些实施例中，第一硬掩模312可以沿着第一多个栅极结构104的顶部布置，并且第二硬掩模314可以沿着第二多个栅极结构110的顶部布置。在这种实施例中，第一导电接触件118a配置为穿过第一硬掩模312延伸至控制栅电极208，并且第二导电接触件118b配置为穿过第二硬掩模314延伸至栅电极212。在一些实施例中，第一硬掩模312和第二硬掩模314可以包括氮化物(例如，氮化硅、氮氧化钽等)、氧化物(例如，氧化硅、氮氧化硅等)、金属(例如，钛、氮化钛等)等。

图3b示出了沿着线a-a’的图3a所示的集成芯片的俯视图316。如俯视图316所示，在一些实施例中，第一多个栅极结构104可以沿着第一方向318定向并且沿着垂直于第一方向318的第二方向320彼此分隔开。第一多个栅极结构104内的浮置栅电极204在多个源极/漏极区域128上方在第一方向318上延伸。在一些实施例中，源极/漏极区域128配置为用作位线，而位于浮置栅电极204上面的控制栅电极(图3a的208)配置为用作字线。通过沿着相同的方向定向第一多个栅极结构104，可以优化光刻技术以在邻近的第一多个栅极结构104之间产生更小的距离。在一些实施例(未示出)中，第二多个栅极结构(图3a的110)也可以沿着第一方向318定向，而在其它实施例中，第二多个栅极结构(图3a的110)可以沿着第二方向320定向。

图4至图10示出了示出形成具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的方法的一些实施例的截面图400-1000。虽然图4至图10所示的截面图400-1000参照方法进行描述，但是应该理解，图4至图10所示的结构不限于该方法，而是可以独立于该方法。

如图4的截面图400所示，在衬底102上方形成具有第一高度108的第一多个栅极结构104和具有第二高度114的第二多个栅极结构110。在各个实施例中，衬底102可以是诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、sige、soi等)，以及相关的任何其它类型的半导体和/或外延层。

在一些实施例中，可以通过单独的制造工艺(例如，沉积、热生长工艺和/或图案化工艺)形成第一多个栅极结构104和第二多个栅极结构110。例如，在一些实施例中，可以在衬底102的第一区域402(例如，对应于图2的嵌入式存储器区域103)上方形成第一掩模层。随后，可以在衬底102上方形成隧穿介电膜，可以在隧穿介电膜上方形成浮置栅电极膜，可以在浮置栅电极膜上方形成电极间介电膜，并且可以在电极间介电膜上方形成控制栅电极膜。之后，实施第一图案化工艺，该第一图案化工艺图案化隧穿介电膜、浮置栅电极膜、电极间介电膜和控制栅电极膜以形成隧穿电介质202、浮置栅电极204、电极间电介质206和控制栅电极208。在一些实施例中，可以根据形成在控制栅电极膜上方的第一硬掩模(未示出)实施第一图案化工艺。

在完成第一图案化工艺之后，去除第一掩模层并且在衬底102的第二区域404(例如，对应于图2的逻辑区域109)上方形成第二掩模层。随后，可以在衬底102上方形成栅极介电膜并且可以在栅极介电膜上方形成栅电极膜。实施第二图案化工艺，该第二图案化工艺图案化栅极介电膜和栅电极膜以形成栅极电介质210和栅电极212。在一些实施例中，可以根据形成在栅电极膜上方的第二硬掩模(未示出)实施第二图案化工艺。

如图5的截面图500所示，在第一多个栅极结构104和第二多个栅极结构110上方形成侧壁间隔件材料502。侧壁间隔件材料502在邻近的第一多个栅极结构104和/或第二多个栅极结构110之间连续延伸。在一些实施例中，侧壁间隔件材料502可以包括诸如氧化物和/或氮化物(例如，二氧化硅、氮化硅、氮氧化硅等)的介电材料。在一些实施例中，可以通过沉积技术(例如，化学汽相沉积(cvd)、物理汽相沉积、等离子体增强cvd等)形成侧壁间隔件材料502。

如图6的截面图600所示，对侧壁间隔件材料(图5的502)实施第一蚀刻工艺以同时形成第一多个中间侧壁间隔件604和第二多个侧壁间隔件112。通过将侧壁间隔件材料(图5的502)暴露于第一蚀刻剂602来实施第一蚀刻工艺。第一蚀刻剂602从衬底102、第一多个栅极结构104和第二多个栅极结构110的水平表面去除侧壁间隔件材料。在一些实施例中，第一蚀刻剂602可以包括诸如等离子体蚀刻剂(例如，反应离子蚀刻剂)或离子轰击蚀刻剂的干蚀刻剂。在其它实施例中，第一蚀刻剂602可以包括湿蚀刻剂(例如，氢氟酸(hf)、四甲基氢氧化铵(tmah)、氢氧化钾(koh)等)。第一多个中间侧壁间隔件604包括沿着第一多个栅极结构104的相对侧布置的离散结构。第二多个侧壁间隔件112包括沿着第二多个栅极结构110的相对侧布置的离散结构。

在一些实施例中，第一蚀刻工艺可以过蚀刻侧壁间隔件材料(图5的502)，在邻近的第一多个栅极结构104和/或第二多个栅极结构110之间的位置处的衬底102内产生凹陷(未示出)。例如，衬底102可以在邻近的第一多个栅极结构104之间和第二多个栅极结构110之间凹进至约0nm和约5nm之间的深度。在这种实施例中，第一多个中间侧壁间隔件604可以凹进至第一多个栅极结构104的最上表面之下，并且第二多个侧壁间隔件112可以凹进至第二多个栅极结构110的最上表面之下。

如图7的截面图700所示，在衬底102上方形成掩模材料702。掩模材料702延伸至小于第一高度108并且大于第二高度114的高度704。这种高度704使得掩模材料702覆盖一部分但不是全部的第一多个中间侧壁间隔件604，并且进一步覆盖整个第二多个侧壁间隔件112。例如，在一些实施例中，掩模材料702具有上表面702u，该上表面702u可以在第二多个栅极结构110的最上表面之上第一距离706并且在第一多个栅极结构104的最上表面之下凹进第二距离708。在一些实施例中，掩模材料702可以包括光刻胶层。在一些实施例中，可以通过旋涂工艺形成光刻胶层。

如图8的截面图800所示，实施第二蚀刻工艺。通过将第一多个中间侧壁间隔件(图7的604)的区域(未由掩模材料702覆盖)暴露于第二蚀刻剂802来实施第二蚀刻工艺。第二蚀刻剂802蚀刻第一多个中间侧壁间隔件以形成具有小于第一多个中间侧壁间隔件的高度的第一多个侧壁间隔件106。第一多个侧壁间隔件106在第一多个栅极结构104的最上表面104u之下凹进第一距离124，该第一距离124大于第二多个侧壁间隔件112在第二多个栅极结构110的最上表面110u之下凹进的距离。

第二蚀刻剂802也可以改变第一多个中间侧壁间隔件的截面轮廓，使得第一多个侧壁间隔件106具有与第一多个中间侧壁间隔件不同的形状和尺寸的截面轮廓。在一些实施例中，第二蚀刻剂802减小了第一多个中间侧壁间隔件的曲率，使得第一多个侧壁间隔件106在掩模材料702上方具有比掩模材料702上方的第一多个中间侧壁间隔件的侧壁更线性的侧壁。在一些实施例中，第二蚀刻剂802可以包括干蚀刻剂(例如，等离子体蚀刻剂、离子轰击)和/或湿蚀刻剂(例如，tmah、koh等)。在完成第二蚀刻工艺之后，去除掩模材料702。

如图9的截面图900所示，在邻近的第一多个栅极结构104之间和邻近的第二多个栅极结构110之间的衬底102内形成源极/漏极区域128。在一些实施例中，可以通过将掺杂物质902选择性地注入至衬底102来形成源极/漏极区域128。在一些实施例中，可以根据包括掩模层904(例如，光刻胶层)的掩模将掺杂物质902选择性地注入至衬底102。在各个实施例中，掺杂物质902可以包括p型掺杂剂(例如，硼、镓等)或n型掺杂剂(例如，磷、砷等)。在一些实施例中，在将掺杂物质902注入至衬底102内之后，可以实施驱动退火以在衬底102内扩散掺杂物质。

如图10的截面图1000所示，在衬底102上方的ild层116和120内形成一个或多个互连层118和122。一个或多个互连层118和122包括形成在衬底102上方的第一ild层116内的多个导电接触件118a-118c和布置在第一ild层116上方的第二ild层120内的多个金属互连线122。多个导电接触件118a-118c包括在控制栅电极208和多个金属互连线122之间延伸的第一导电接触件118a以及在栅电极212和多个金属互连线122之间延伸的第二导电接触件118b。多个导电接触件118a-118c还包括在邻近的第一多个栅极结构104之间和邻近的第二多个栅极结构110之间延伸至衬底102内的源极/漏极区域128的第三导电接触件118c。

在一些实施例中，可以使用镶嵌工艺(例如，单镶嵌工艺或双镶嵌工艺)形成一个或多个互连层118和122。可以在衬底102上方ild层，蚀刻ild层以形成孔和/或沟槽，并且用导电材料填充孔和/或沟槽来实施镶嵌工艺。在一些实施例中，可以通过沉积技术(例如，pvd、cvd、pe-cvd、ald等)沉积ild层并且可以使用沉积工艺和/或镀工艺(例如，电镀、化学镀等)形成导电材料。在各个实施例中，一个或多个互连层118和122可以包括钨、铜或铝铜等。

图11示出了形成具有配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的集成芯片的方法1100的一些实施例的流程图。

虽然方法1100在此处示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的。此外，此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

在步骤1102中，在衬底上方形成具有第一高度的第一多个栅极结构和具有第二高度的第二多个栅极结构。在一些实施例中，可以通过不同的沉积和/或图案化工艺形成第一多个栅极结构和第二多个栅极结构。图4示出了对应于步骤1102的一些实施例的截面图400。

在步骤1104中，在第一多个栅极结构和第二多个栅极结构上方形成间隔件材料。图5示出了对应于步骤1104的一些实施例的截面图500。

在步骤1106中，对间隔件材料实施第一蚀刻工艺以形成围绕第一多个栅极结构的第一中间侧壁间隔件和围绕第二多个栅极结构的第二侧壁间隔件。图6示出了对应于步骤1106的一些实施例的截面图600。

在步骤1108中，在衬底上方形成掩模材料。掩模材料具有位于第一多个栅极结构的最上表面之下和第二多个栅极结构的最上表面之上的上表面。图7示出了对应于步骤1108的一些实施例的截面图700。

在步骤1110中，实施第二蚀刻工艺以回蚀刻围绕第一多个栅极结构的第一中间侧壁间隔件。回蚀刻第一中间侧壁间隔件形成围绕第一多个栅极结构的第一侧壁间隔件。图8示出了对应于步骤1110的一些实施例的截面图800。

在步骤1112中，在衬底内形成源极/漏极区域。图9示出了对应于步骤1112的一些实施例的截面图900。

在步骤1114中，在衬底上方的层间介电(ild)层内形成一个或多个互连层。图10示出了对应于步骤1114的一些实施例的截面图1000。

因此，本发明涉及形成配置为改进邻近的栅极结构之间的介电填充的侧壁间隔件的方法和相关装置。

在一些实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成第一栅极结构和第二栅极结构；在第一栅极结构上方和第二栅极结构上方形成侧壁间隔件材料；对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一栅极结构的第一中间侧壁间隔件并且形成围绕第二栅极结构的第二侧壁间隔件；在衬底上方形成掩模材料，第一中间侧壁间隔件的一部分从掩模材料向外突出并且第二侧壁间隔件由掩模材料完全覆盖；并且对第一中间侧壁间隔件的从掩模材料向外突出的一部分实施第二蚀刻工艺以形成凹进至第一栅极结构的第一最上表面之下的第一侧壁间隔件。在一些实施例中，第一侧壁间隔件的顶部沿着第一最上表面和第二栅极结构的第二最上表面之间的水平面布置。在一些实施例中，第一侧壁间隔件具有与第二侧壁间隔件的第二截面轮廓不同的形状和尺寸的第一截面轮廓。在一些实施例中，第一侧壁间隔件具有第一下部区域和第一上部区域，第一上部区域具有第一成角度的侧壁，使得第一侧壁间隔件的宽度单调递减；并且第二侧壁间隔件具有第二下部区域和第二上部区域，第二上部区域具有第二成角度的侧壁，使得第二侧壁间隔件的宽度单调递减。在一些实施例中，第一侧壁间隔件具有在第一下部区域和第一上部区域之间延伸的凸缘。在一些实施例中，该方法还包括在衬底上方形成接触蚀刻停止层，接触蚀刻停止层通过第一侧壁间隔件与第一栅极结构分隔开并且通过第二侧壁间隔件进一步与第二栅极结构分隔开。在一些实施例中，接触蚀刻停止层接触第一侧壁间隔件的侧壁和第一栅极结构的侧壁。在一些实施例中，通过不同的沉积和图案化工艺形成第一栅极结构和第二栅极结构。在一些实施例中，第一侧壁间隔件在第一最上表面之下凹进约10nm和约20nm之间的范围内的距离。

在其它实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底上方的第一多个栅极结构上方和第二多个栅极结构上方沉积侧壁间隔件材料；对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一多个栅极结构的第一中间侧壁间隔件并且形成围绕第二多个栅极结构的第二侧壁间隔件；在衬底上方形成光刻胶层，光刻胶层具有位于第一中间侧壁间隔件的顶部之下和第二侧壁间隔件的顶部之上的上表面；并且利用位于衬底上方的光刻胶层，实施第二蚀刻工艺，以去除第一中间侧壁间隔件的一部分并且形成凹进至第一多个栅极结构的最上表面之下的第一侧壁间隔件。在一些实施例中，该方法还包括在邻近的第一多个栅极结构之间形成源极/漏极区域；在第一侧壁间隔件和第二侧壁间隔件之间形成层间介电层；蚀刻层间介电层以在源极/漏极区域上方形成接触孔，该接触孔在邻近的第一侧壁间隔件之间延伸；并且在接触孔内沉积导电材料。在一些实施例中，第一侧壁间隔件分别具有在下部侧壁和上面的上部侧壁之间延伸的凸缘。在一些实施例中，形成第一多个栅极结构包括在衬底上方形成隧穿介电膜；在隧穿介电膜上方形成浮置栅电极膜；在浮置栅电极膜上方形成电极间介电膜；在电极间介电膜上方形成控制栅电极膜；并且根据第一蚀刻工艺选择性地图案化隧穿介电膜、浮置栅电极膜、电极间介电膜和控制栅电极膜。在一些实施例中，形成第二多个栅极结构包括在衬底上方形成栅极介电膜；在栅极介电膜上方形成栅电极膜；并且根据与第一蚀刻工艺分离的第二蚀刻工艺，选择性地图案化栅极介电膜和栅电极膜。

在又其它实施例中，本发明涉及集成芯片。该集成芯片包括位于衬底上方并且在衬底和第一栅极结构的第一最上表面之间具有第一高度的第一栅极结构；位于衬底上方并且在衬底和第二栅极结构的第二最上表面之间具有第二高度的第二栅极结构，第二高度小于第一高度；围绕第一栅极结构并且在第一最上表面之下凹进的第一侧壁间隔件；以及围绕第二栅极结构并且具有与第一侧壁间隔件的最外侧壁分隔开的最外侧壁的第二侧壁间隔件，第一侧壁间隔件的顶部沿着第一最上表面和第二最上表面之间的水平面布置。在一些实施例中，第二侧壁间隔件具有基本等于第二高度的高度。在一些实施例中，第一侧壁间隔件具有与第二侧壁间隔件的第二截面轮廓不同的形状和尺寸的第一截面轮廓。在一些实施例中，第一侧壁间隔件具有第一下部区域和第一上部区域，第一上部区域具有第一成角度的侧壁，使得第一侧壁间隔件的宽度单调递减；并且第二侧壁间隔件具有第二下部区域和第二上部区域，第二上部区域具有第二成角度的侧壁，使得第二侧壁间隔件的宽度单调递减。在一些实施例中，在第一成角度的侧壁的两端之间延伸的第一线的第一斜率大于在第二成角度的侧壁的两端之间延伸的第二线的第二斜率。在一些实施例中，第一栅极结构包括通过隧穿电介质与衬底分隔开的浮置栅极和通过层间电介质与浮置栅极分隔开的控制栅极；并且第二栅极结构包括通过栅极电介质与衬底分隔开的栅电极。

在又其它实施例中，本发明涉及集成芯片。集成芯片包括位于衬底上方并且具有第一最上表面的第一栅极结构；位于衬底上方并且具有第二最上表面的第二栅极结构；以及围绕第一栅极结构的第一侧壁间隔件，第一侧壁间隔件的顶部沿着第一最上表面之下和第二最上表面之上的水平面布置。在一些实施例中，集成芯片还包括围绕第二栅极结构并且延伸至第二最上表面的第二侧壁间隔件，第一侧壁间隔件具有与第二侧壁间隔件的最外侧壁分隔开的最外侧壁。在一些实施例中，集成芯片还包括围绕第二栅极结构的第二侧壁间隔件，第一侧壁间隔件具有在第一最上表面之下凹进第一距离的顶部，并且第二侧壁间隔件具有在第二最上表面之下凹进小于第一距离的第二距离的顶部。在一些实施例中，第二距离基本等于零。在一些实施例中，第一侧壁间隔件具有第一下部区域和第一上部区域，第一上部区域具有第一成角度的侧壁，使得第一侧壁间隔件的宽度单调递减；并且第二侧壁间隔件具有第二下部区域和第二上部区域，第二上部区域具有第二成角度的侧壁，使得第二侧壁间隔件的宽度单调递减。在一些实施例中，第一侧壁间隔件具有在第一下部区域和第一上部区域之间延伸的凸缘。在一些实施例中，第一栅极结构包括通过隧穿电介质与衬底分隔开的多晶硅浮置栅电极和通过层间电介质与多晶硅浮置栅电极分隔开的多晶硅控制栅电极；并且第二栅极结构包括通过栅极电介质与衬底分隔开的金属栅电极。在一些实施例中，第一栅极结构的多晶硅控制栅电极从第一侧壁间隔件的内部侧壁向外突出。在一些实施例中，第一侧壁间隔件在第一最上表面之下凹进约5nm和约25nm之间的范围内的距离。在一些实施例中，集成芯片还包括通过第一侧壁间隔件与第一栅极结构分隔开的接触蚀刻停止层。在一些实施例中，接触蚀刻停止层接触第一侧壁间隔件的侧壁和第一栅极结构的侧壁。

在又其它实施例中，本发明涉及集成芯片。该集成芯片包括位于衬底上方并且具有第一最上表面的第一栅极结构；围绕第一栅极结构的具有第一下部区域和第一上部区域的第一侧壁间隔件，第一侧壁间隔件的顶部沿着第一最上表面之下的水平面布置；并且第一上部区域具有第一成角度的侧壁，使得第一侧壁间隔件的宽度随着第一上部区域的高度的增加而单调递减。在一些实施例中，第一侧壁间隔件具有在第一下部区域和第一上部区域之间延伸的凸缘。在一些实施例中，集成芯片还包括位于衬底上方并且具有第二最上表面的第二栅极结构，其中，水平面位于第二最上表面之上。在一些实施例中，第一栅极结构包括通过隧穿电介质与衬底分隔开的浮置栅极和通过层间电介质与浮置栅极分隔开的控制栅极。在一些实施例中，第一成角度的侧壁具有线性段。

在其它实施例中，本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成第一栅极结构；在第一栅极结构上方沉积侧壁间隔件材料；对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第一栅极结构的第一中间侧壁间隔件；在衬底上方形成掩模材料，第一中间侧壁间隔件的一部分从掩模材料向外突出至掩模材料上方的位置；并且对第一中间侧壁间隔件的从掩模材料突出的一部分实施第二蚀刻工艺以形成在第一栅极结构的第一最上表面之下凹进的第一侧壁间隔件。在一些实施例中，第二蚀刻工艺改变第一中间侧壁间隔件的侧壁的曲率，使得第一中间侧壁间隔件具有与第一侧壁间隔件的第一截面轮廓不同的形状和尺寸的第二截面轮廓。在一些实施例中，该方法还包括在衬底上方形成第二栅极结构；在第二栅极结构上方沉积侧壁间隔件材料；对侧壁间隔件材料实施第一蚀刻工艺以形成围绕第二栅极结构的第二侧壁间隔件并且在第二侧壁间隔件的顶部上方形成掩模材料。在一些实施例中，第一侧壁间隔件的顶部沿着第一最上表面和第二栅极结构的第二最上表面之间的水平面布置。

上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。