用于保护免于静电放电的设备和集成电路的制作方法

本发明的各种实施例涉及电子设备，并且特别是被设计成用于保护集成部件免于静电放电(或根据本领域技术人员众所周知的首字母缩写ESD)的电子设备。

背景技术：

在微电子领域，静电放电通常导致能够或多或少在一个或多个部件的两个端子之间强烈流动的电流尖峰，该电流尖峰与该部件的端子两端的电压相关联，并且可能会损害此部件或这些部件。

一种用于保护免于静电放电的设备旨在尽可能多的吸收此电流尖峰，以便避免此电流在部件内流动，同时降低其端子两端的电位降以便与要保护的部件相兼容。

存在若干种解决方案用于设计一种用于保护免于静电放电的设备。例如，可以使用与触发电路相关联的混合MOS晶体管(如在申请PCT/EP2011/050740中所描述的)。

例如，此触发电路可以是耦合至MOS晶体管的控制电极的阻容式电路。

在体衬底晶体管技术中，阻容式电路可以包括：MOS晶体管的漏极-栅极电容和漏极-衬底电容、以及在MOS晶体管的外部的耦合在地面与衬底和MOS晶体管的栅极所共有的端子之间的电阻器。对晶体管的本征电容的使用有利地允许位置增益。

然而，在SOI(绝缘体上硅(Silicon-On-Insulator))类型的衬底上制造的晶体管中，这些电容被大大降低并且由此不足以用作阻容式触发电路的电容器。

一方面，由于较小的漏极-衬底接触表面区域，因此大大降低了漏极-衬底电容，并且另一方面，由于在外延区域(进一步从栅极区域)上形成的漏极接触，因此也降低了漏极-栅极电容。

由此，当静电放电发生在绝缘体上硅类型的衬底上制造的MOS晶体管上时，晶体管的端子两端的电压显著增加，并且仅当其端子两端的电压达到非常高的值(例如7伏特)时，晶体管借助于漏-源电容变得导通。

当达到7伏特电压时，晶体管变得导通，这同时引起晶体管的端子两端的电压降以及流过它的电流的增加。这种现象根据术语‘回跳’被本领域技术人员熟知。

因此，有利的是，限制这种影响，以便使MOS晶体管针对较低的电压进行触发，并且由此与所要保护的负载相兼容。

技术实现要素：

由此，提供了一种用于保护免于在绝缘体上硅类型的衬底上发生静电放电的设备，该设备包括阻容式触发电路，该阻容式触发电路占据减少的表面区域，并允许触发具有大大衰减的‘回跳’(或者甚至没有回跳影响)的晶体管。

根据一方面，提供了一种用于保护免于静电放电的设备，该设备在位于掩埋隔离层上的半导体薄膜中及其上制造，该掩埋隔离层自身位于半导体阱的顶部上，并且该设备包括第一端子和第二端子。

该设备还包括至少一个模块，该至少一个模块包括至少一个MOS晶体管，该至少一个MOS晶体管在该第一端子与该第二端子之间连接并使其栅极区域、其衬底(或本体)和该阱电耦合。

该模块还包括至少一个阻容式电路，该至少一个阻容式电路被配置成用于当静电放电发生在该第一端子或该第二端子上时使该MOS晶体管导通。

该至少一个阻容式电路与该晶体管的源极区域、栅极区域或漏极区域中的至少一者具有公共部分并且包括电容元件和电阻元件，该电容元件的第一电极包括该电阻元件并且该电容元件的第二电极包括该半导体薄膜的至少一部分。

在此，因为电阻电路与晶体管的源极区域、栅极区域或漏极区域中的至少一者具有公共部分，因此电阻电路在晶体管上形成。此外，由于电容元件的第一电极包括电阻元件并且电容元件的第二电极包括半导体薄膜的至少一部分，因此该电阻电路特别紧凑。这在相对于单独制造的指定阻容式电路而占据的表面区域方面是有利的。

此外，此阻容式电路(被称为“分布式的”)在此包括用于保护设备的触发电路，并且关于回跳影响的衰减特别有效。这种电路的电容耦合相对于传统阻容式电路得到了进一步改善。

当阻容式电路与晶体管的漏极区域具有公共部分时，对保护免于从漏极朝源极传播的ESD放电而言特别有效。

当阻容式电路与晶体管的源极区域具有公共部分时，对保护免于从源极朝漏极传播的ESD放电而言特别有效。

这两种电容电路的存在使保护设备相对于ESD放电的传播是对称的。

当阻容式电路与晶体管的栅极区域具有公共部分时，其改善了电容耦合并允许触发低电压设备。实际上，尽管由晶体管的漏极-栅极电容传输的信号对触发在FDSOI类型的衬底上制造的传统保护模块而言非常弱，然而此信号足够用于触发包括此阻容式电路的模块。

根据一个实施例，该栅极区域包括第一多晶硅区域，并且该模块包括第一假栅极区域，该第一假栅极区域位于该晶体管的该漏极区域的顶部上并且包括在第一绝缘层的顶部形成的第二多晶硅区域。

该第二多晶硅区域电耦合至栅极的该第一多晶硅区域并且包括不具有任何金属硅化物的第一部分。

该模块则包括第一阻容式电路，该第一阻容式电路包括电阻元件和电容元件，该电阻元件包括该第二多晶硅区域的该第一部分，该电容元件的第一电极包括该第二多晶硅区域，并且该电容元件的第二电极包括该漏极区域的位于该第一绝缘层之下的部分。

在此实施例中，该阻容式电路与晶体管的漏极区域具有公共部分。

根据另一个可能实施例，该栅极区域包括第一多晶硅区域，该第一多晶硅区域位于绝缘层顶部上并且包括不具有任何金属硅化物的部分，并且该模块则可以包括第二阻容式电路，该第二阻容式电路包括电阻元件和电容元件，该电阻元件包括该栅极区域的该第一多晶硅区域的不具有任何金属硅化物的该部分，该电容元件的第一电极包括该栅极区域的该第一多晶硅区域，并且该电容元件的第二电极包括该衬底区域的位于该绝缘层之下的部分。

在此其他实施例中，该第二阻容式电路与晶体管的栅极区域和衬底区域具有公共部分。

根据另一个实施例，该栅极区域包括第一多晶硅区域，并且该模块包括第二假栅极区域，该第二假栅极区域位于该源极区域的顶部上并且包括位于第三绝缘层上的第三多晶硅区域。

该第三多晶硅区域电耦合至该第一多晶硅区域并且包括不具有任何金属硅化物的部分。

该模块包括第三阻容式电路，该第三阻容式电路包括电阻元件和电容元件，该电阻元件包括该第三多晶硅区域的不具有任何金属硅化物的该部分，该电容元件的第一电极包括该第三多晶硅区域，并且该电容元件的第二电极包括该源极区域的面向该第三绝缘层定位的部分。

在此其他实施例中，该第三阻容式电路与晶体管的源极区域具有公共部分。

根据又另一个实施例，该阱包括比位于该掩埋隔离层之下的层较轻掺杂的区域，并且该模块包括电耦合至该晶体管的该衬底的第四阻容式电路，该第四阻容式电路具有电阻元件和电容器，该电阻元件包括该阱的较轻掺杂区域，该电容器的第一电极包括该阱的该较轻掺杂区域并且该电容器的第二电极包括位于该掩埋隔离层的顶部上的该半导体薄膜。

在此其他实施例中，该第四阻容式电路至少与晶体管的衬底区域具有公共部分，并且结合前述实施例中的至少一项，允许晶体管的衬底经由晶体管的背面被偏置，并且由此有利地允许当静电放电发生时改善晶体管的电性能特性。

当然，可以结合这些不同实施例中的一些或全部。

该设备可以包括在该第一端子与该第二端子之间并联耦合的多个模块。

可以对属于单独模块的各个晶体管的这些阻容式电路进行电耦合。

根据另一方面，提供一种结合有如上文所限定的设备的集成电路。

根据本申请的方案，可以实现防静电放电的设备和集成电路。

附图说明

本发明的其他优点和特征将根据非限制性实施例的详细说明并且由附图而变得明显，在附图中：

-图1至图7示出了本发明的不同实施例。

具体实施方式

图1示出了根据一个实施例的用于保护免于静电放电的设备DIS的示意性俯视图，并且图2是沿着图1中的截面线II-II的截面视图。

在集成电路IC中制造的设备DIS包括模块MD1，该模块MD1包括在半导体薄膜1内或在其上形成的MOS晶体管TR，该MOS晶体管自身位于掩埋隔离层2(BOX，根据本领域技术人员众所周知的首字母缩写“掩埋氧化物(Buried Oxide)”)上。因此，晶体管TR在此在绝缘体上硅类型(SOI)的衬底上形成。

硅膜可以是完全耗尽型的，则衬底是完全耗尽型绝缘体上硅(FDSOI)类型。

硅膜可以是部分耗尽型的，则衬底是部分耗尽型绝缘体上硅(PDSOI)类型。

晶体管TR在在此具有P型掺杂的半导体阱3的顶部上形成，该半导体阱包括更重掺杂区域30和较轻掺杂区域300。

晶体管TR由隔离区域4(例如浅沟槽隔离(STI))界定。

晶体管包括栅极区域G，在此示例中，该栅极区域包括位于第一氧化层21上的第一多晶硅迹线20，该第一氧化层被布置在半导体薄膜1上。栅极区域G在此包括金属硅化物31，该金属硅化物在多晶硅迹线20上形成，并且允许形成触点并对栅极区域G进行统一偏置。

晶体管还包括源极区域S和漏极区域D。这两个区域由半导体薄膜1的(例如)N型掺杂形成。

源极区域S包括源极电接触区域S1，该源极电接触区域包括具有第一外延区域S10，该第一外延区域(例如)重N型掺杂并且在其上已经形成了第一金属硅化物S11。

类似地，漏极区域D包括漏极电接触区域D1，该漏极电接触区域包括第二外延区域D10，该第二外延区域具有重N型掺杂(例如)并且在其上已经形成了第二金属硅化物D11。外延区域S10和D10允许在漏极D区域和源极S区域上形成接触区域，不管半导体薄膜1的减小的厚度(对于FDSOI衬底而言情况尤其如此)。

源极S区域和漏极D区域在此特别长，并且包括不具有任何金属硅化物的部分，该部分在MOS晶体管中是常见的，并且被设计成用于吸收静电放电。这有利地允许半导体薄膜1的材料表现为镇流电阻，并且当放电通过晶体管时不受损害。

半导体薄膜1的位于源极S区域与漏极D区域之间的具有P型掺杂(例如)的区域将在说明书的以下部分中表示为晶体管TR的本体B。晶体管的沟道是在这个区域中形成的。

MOS晶体管的本体B在此延伸到栅极区域G之外，以这种方式形成本体电接触区域BC(在此示意性地示出)并允许本体B被偏置。本体触点还可以例如经由缺少结的附加晶体管形成，如以以编号1556515提交的法国专利申请中所描述的。将还可能经由N掺杂背栅来偏置衬底，这将允许晶体管的静电控制和衬底的偏置两者。

模块MD1包括第一阱电接触区域BG1和第二阱电接触区域BG2，该第一阱电接触区域和该第二阱电接触区域分别包括在其上形成第三金属硅化物BG11的具有重P型掺杂(例如)的第一区域BG10以及在其上形成第四金属硅化物BG21的具有重P型掺杂(例如)的第二区域BG20。

这两个电接触区域BG1和BG2允许晶体管TR的阱3被偏置，并且因此允许高掺杂区域30，该高掺杂区域然后充当晶体管TR的背栅。

在此示例中，晶体管TR进一步包括在漏极区域D上、在栅极区域G与漏极电接触区域D1之间形成的假栅极区域DG。

假栅极区域DG包括在第二氧化物层51上形成的第二多晶硅迹线50，该第二氧化物层布置在晶体管TR的漏极D的区域100的顶部上的半导体薄膜1上。

假栅极区域DG包括第一电接触区域52和第二电接触区域53，每个电接触区域位于第二多晶硅迹线50的一端，并且每个电接触区域都包括金属硅化物。另一方面，多晶硅迹线50的位于两个栅极电接触区域52和53之间的部分54缺少任何金属硅化物。

图3从电学角度示意性地展示了先前根据图1和图2中描述和展示的实施例的模块MD1。

在本说明书的以下部分中，模块的不同元件之间的电连接(这些电连接先前没有关于图1和图2被示出或描述)借助于通孔和位于电路的互连部分中的金属迹线形成(或本领域技术人员众所周知的首字母缩写‘后段制程(Back End Of Line)’，BEOL)，为了简单起见，该互连部分没有在图1和图2中示出。

模块MD1包括第一端子B1和第二端子B2，该第一端子和该第二端子耦合至期望保护免于静电放电的集成电路IC的部件CMP。在此示例中，晶体管TR的漏极D经由漏极电接触区域D1耦合至第一端子B1，并且晶体管TR的源极S经由源极电接触区域S1耦合至第二端子B2。

在不存在保护设备DIS的情况下，例如到达第一端子B1上的静电放电将流向通过部件的第二端子B2，这将存在损害它的风险。

在此，将晶体管TR的栅极G、本体B和阱3电耦合。

第一电接触区域52电耦合至栅极G，并且第二电接触区域53电耦合至晶体管TR的本体B和阱3。

模块MD1包括阻容式电路RC，该阻容式电路的电阻R_D包括第二多晶硅迹线50的部分54，该部分位于假栅极区域DG的第一电接触区域52与第二电接触区域53之间。实际上，由于此部分54缺少任何金属硅化物，因此其具有更高的电阻。

阻容式电路RC的电容器C_D是包括第二氧化层51、第二多晶硅迹线50和漏极区域的位于第二氧化层51之下的部分100的电容器。

由此，假栅极区域DG和半导体薄膜1形成包括电容元件C_D的阻容式电路RC，该电容元件的电极中的一个电极包括电阻R_D，另一个电极包括半导体薄膜1的部分100。因此，该电路RC在此在晶体管TR上形成，这在相对于单独制造的指定电路RC而占据的表面区域方面是有利的，并且允许改善的电容耦合。

此阻容式电路RC在此包括用于设备DIS的触发电路。

由此形成的阻容式电路RC被称为“分布式的”。应注意的是，在此示意性地表示：在图3中的电路图上示出的电阻器的数量和电容器的数量不重要，但是分别象征多晶硅24部分的电阻R_D和包括假栅极和半导体薄膜1的电容器C_D。

当静电放电在第一端子B1与第二端子B2之间发生时，静电放电借助于电容器C_D和电阻器R_D传输到晶体管TR的栅极G上、本体B上和阱BG上。

借助于对结合MOS效应和双极效应的晶体管的混合操作，这允许放电流过晶体管TR而不是在部件CMP中。

实际上，一方面，对本体B的偏置允许对双极晶体管进行操作，该双极晶体管的发射极是源极S，该双极晶体管的基极是本体B，并且该双极晶体管的集电极是漏极D，并且另一方面，对栅极G的偏置允许对MOS晶体管进行传统操作。

本发明人已经观察到此实施例对允许回跳影响进行非常高的衰减。

图4展示了已经采用类似于假栅极DG的方式形成晶体管TR的栅极G的一个实施例，以这种方式形成第二阻容式电路RC2。

由此，除了每个位于第一多晶硅迹线20的一端的第一栅极电接触区域22和第二栅极电接触区域23之外，第一多晶硅迹线20在此缺少任何金属硅化物。第一多晶硅迹线的不具有任何金属硅化物的部分参考号为200。将第一栅极电接触区域22与第一假栅极电接触区域52电耦合，并且第二栅极电接触区域23耦合至第二端子B2并由此耦合至源极S。

在此，第二阻容式电路RC2的电阻R_G包括第一多晶硅迹线20的位于第一栅极电接触区域22与第二栅极电接触区域23之间的部分200。第二阻容式电路RC2的电容器C_G包括电容器，该电容器包括第二氧化层21、第一多晶硅迹线20以及位于第一氧化层21之下的衬底区域210。

这里再次，第二阻容式电路RC2包括电容元件C_G，该电容元件的电极中的一个电极包括电阻R_G，另一个电极包括半导体薄膜1的部分210。

此实施例允许获得晶体管对静电放电的不同响应，同时避免回跳现象。

本领域技术人员将能够在此实施例与关于图1至图3根据要保护的部件CMP的特性而描述的实施例之间选择。

如图5中所展示的，还可能使用在结构上类似于第一假栅极区域DG但位于源极区域S的顶部上的第二假栅极区域DG2形成第三阻容式电路RC3。

此第二假栅极区域DG2包括第三多晶硅迹线7，该第三多晶硅迹线包括连接至栅极G的第二栅极电接触区域23的第一电接触区域72以及连接至源极电接触区域S1的第二电接触区域73。第三多晶硅迹线的缺少任何金属硅化物的部分参考号为200。第三阻容式电路的电阻R_S包括该部分200，并且此第三电路RC3的电容器C_S包括第三多晶硅迹线7、源极区域的位于后者之下的部分700以及位于此第三多晶硅迹线7与该部分700之间的第三隔离层(栅极氧化物)。

这里再次，第三阻容式电路RC3包括电容元件C_S，该电容元件的电极中的一个电极包括电阻R_S，另一个电极包括半导体薄膜1的部分700。结合阻容式电路RC，此第三阻容式电路RC3的存在有利地允许对设备进行对称保护，换言之，保护免于从第一端子B1流向第二端子B2的静电放电以及免于从第二端子B2流向第一端子B1的静电放电。

此外，如图6所展示的，还将可能设想模块MD1包括经由本体电接触区域BC电耦合至晶体管的本体B的第四阻容式电路RC4。

此第四阻容式电路RC4的电容器包括半导体薄膜1、掩埋隔离层2和晶体管TR的阱3。此第四阻容式电路RC4的电阻包括阱的比层30较轻掺杂的区域300。

这里再次，第四阻容式电路RC4包括电容元件，该电容元件的电极中的一个电极包括此电容电路的电阻，另一个电极在此包括半导体薄膜1。此第四电路允许本体B经由晶体管TR的背面被偏置，并且因此有利地允许当静电放电发生时改善MOS晶体管TR的电性能。

在此呈现的实施例不应以任何方式被视为是限制性的。

由此，尽管已经参照图3描述了不包括电路RC的模块MD1，但是将可能设想模块MD1仅包括上文中所描述的不同于电路RC并且从电路RC2、RC3之间选择的阻容式电路之一。

更具体地，在模块MD1仅包括电路RC2的情况下，应注意的是，改善电容耦合的电路RC2的存在允许触发低电压设备。由此，尽管由晶体管的漏极-栅极电容传输的信号对触发在FDSOI类型的衬底上制造的传统保护模块而言非常弱，但是其足够用于触发包括电路RC2的模块MD1。

类似地，尽管已经参照图4描述了包括两个电路RC和RC2的模块MD1，但是将可能设想模块MD1包括从电路RC、RC2、RC3、RC4当中选择的两个阻容式电路的不同于RC、RC2的组合的组合。

类似地，尽管已经参照图5描述了包括三个电路RC、RC2和RC3的模块MD1，但是将可能设想模块MD1包括从电路RC、RC2、RC3、RC4当中选择的三个阻容式电路的不同于RC、RC2、RC3的组合的组合。

此外，尽管已经在此描述了包括单个模块MD1(包含一个MOS晶体管)和一个或多个分布式电路RC的设备DIS，但是将还可能设想如图7中示意性地展示的，设备包括在第一端子B1与第二端子B2之间并联耦合的多个模块MDi。

在这种情况下，如此图7中的虚线示意性地示出的，将还可能对属于单独模块的各个晶体管的阻容式电路进行电耦合。

此外，尽管已经呈现了其中栅极区域与一个或多个假栅极区域之间的连接由金属层制成的模块，但是将还可能经由在这些区域之间形成的并且包括金属硅化物的多晶硅区域来连接它们。

此外，不同分布式阻容式电路之间的连接可以是串联连接、并联连接、或串联连接和并联连接的组合，取决于对表面区域的优化和目标设备的触发敏感性。