用于静电放电(ESD)保护的具有抑制环的嵌入式PMOS-触发可控硅整流器(SCR)的制作方法

本发明涉及静电放电(ESD)保护电路，特别涉及集成有ESD-保护金属氧化物半导体场效应晶体管(MOSFET)的可控硅整流器(SCR)结构。

背景技术：

很多种类的集成电路(IC)都容易遭受静电放电(ESD)脉冲而发生损坏和故障。发生在工厂里的ESD故障会导致产量降低。当终端用户触摸设备时，ESD故障还可能当场发生。

在IC的输入、输出或双向I/O引脚附近已经放置了各种ESD保护结构。这些保护结构大多使用无源器件，例如串联电阻、二极管和厚氧化物晶体管。也有其它ESD结构使用有源晶体管来安全地分流ESD电流。

随着制造能力的提高和设备尺寸的缩小，晶体管在正常工作期间只需要被施加较低的电压。虽然这些较小的晶体管更容易受到过电压故障的影响，但其能够在较低的电源电压下工作，从而仅消耗较少的功率，产生较少的热量。

这种较小的晶体管通常被放置在IC的内“核”中，而栅长高于最小值的较大晶体管则被放置在核的外围。ESD保护结构就放置在使用这些较大晶体管的外围。

只要相当小的电容耦合电流施加到该微小内核器件，核心晶体管的较薄栅氧化物就会短路，导致衬底结熔化。来自人或机器的静电会产生这样的有害电流，这些电流仅被外围的输入保护电路部分阻止。

图1显示一个芯片具有几个ESD保护钳。核心电路20包含核心晶体管22、24，其沟道长度较小，可在相当低电压下被电流损坏。核心电路20接收电源电压VDD，如1.8伏特、1.2伏特或一些其它值。在核心电路20中可能有数千个核心晶体管。

可以在每个I/O焊垫上提供电源钳位电路26保护，免受ESD脉冲。电源钳位电路26耦合在VDD和地(VSS)之间，将电源轨之间的ESD脉冲分流。

例如通过衬底和电容，一些交叉耦合可能发生在不同的焊垫和核心电路20之间。因为交叉耦合，施加在I/O焊垫10上的ESD脉冲可能被耦合到核心电路20中，从而对核心电路20中的晶体管22、24造成损害。电源钳位电路26可以分流足够的ESD脉冲电流，来减少这种交叉耦合以防止损坏。施加在I/O引脚上的ESD脉冲仍然可以耦合到核心电路20中，例如通过电线，但可以激活电源钳位电路26以减少潜在的损害。

对于它ESD脉冲，电源钳位电路26也可以开启，例如那些施加到I/O引脚的ESD脉冲，当ESD脉冲通过一个在I/O引脚的ESD保护结构中的二极管被分流到内部VDD轨时，会产生一个间接的VDD-到-VSS ESD脉冲。例如，施加到I/O焊垫10的一个ESD脉冲可以导致ESD保护装置12开启以导电到VDD。

每个I/O焊垫10可以配备一个或多个ESD保护装置12、16以预防各种可能性。对于从地到I/O焊垫10施加的一个正ESD脉冲，ESD保护装置16开启，而对于从地到I/O焊垫10施加的一个正ESD脉冲，ESD保护装置18开启。同样，对于从I/O焊垫10到VDD施加的一个正ESD脉冲，ESD保护装置12开启，而对于从I/O焊垫11到VDD施加的一个正ESD脉冲，ESD保护器件14开启。在某些情况下，电源钳位电路26也可以开启。

一些现有技术的ESD保护结构具有大面积的电容器、电阻器或晶体管。大尺寸器件是昂贵的且不合需要的。一些现有技术的ESD保护装置不适用于标准CMOS工艺，例如在绝缘体上硅(SOI)工艺中使用绝缘体层的ESD保护装置。

二极管已经被用作ESD保护结构，但是二极管的I-V特性允许当有大ESD电流时出现的高电压，这些高电压仍然会损坏核心晶体管。一些ESD保护结构使用串联的两个二极管而不是一个二极管，但这种堆叠二极管在某些环境中是不合期望的，因为两个串联二极管的电压降增加。

可控硅整流器(SCR)也已经被成功应用。可以使用SCR和二极管。但是，简单地将二极管和SCR放置在ESD保护结构中会产生不稳定的结果，这取决于SCR和二极管以及其它结构如保护环的相对位置。

图2显示ESD保护装置的一个安全设计窗口。I-V曲线94显示流经现有技术ESD结构的电流是ESD脉冲电压的一个函数。

最初，在ESD事件开始时，装置关闭。I-V曲线94显示当二极管或其它器件开启并传导电流时电压从零开始上升直到触发电压VTRIG。高于该触发电压，ESD结构中的其它器件导通，例如MOS晶体管或SCR，允许更大的电流流动。就在触发电压VTRIG之后，随着电流上升，二极管或SCR分流大部分的电流，雪崩电流或类似机制会降低电压，导致I-V曲线94的迅速折回(snap back)。折回期间的最低电压是保持电压VHOLD。

保持电压VHOLD应该大于电源电压VDD以确保不发生闩锁(latch-up)。而且，最大电压，即触发电压VTRIG应当小于装置击穿电压VBD以确保不会发生永久性损坏。当超出击穿电压VBD太长一段时间，会发生热故障。当ESD保护结构在该安全设计窗口内运行时，IC的可靠性得以增强，因此I-V曲线94要在VDD和VBD之间运行。

实际的器件曲线会发生变化，会有未在简化I-V曲线94中所显示的二次效应。随着IC处理技术的改进和尺寸的缩小，VBD通常由于更薄的栅氧化物和更小的器件尺寸而降低。而且，VDD也会降低。因此，该安全设计窗口会移动和缩小。

图3显示通过一个先进工艺制造的单个-SCR ESD结构的设计窗口。先进的IC工艺使用更小的器件，具有降低的VBD，VDD也被降低。使用单个SCR的ESD结构的I-V特性由I-V曲线94所示。在该例子中，保持电压VHOLD小于VDD。该ESD结构将容易发生闩锁故障。

有时，会增加一个保护环以抑制闩锁。充当保护环以抑制少数载子的一对连接的扩散器可以被添加到横向SCR上以增加保持电压。有时候，使用多环有源模拟保护(MAAP)。但是，触发电压仍可能被增加至高于击穿电压VBD。

图4显示通过一个先进工艺制造的双-SCR ESD结构的设计窗口。该ESD结构有串联堆叠的两个SCR。使用单个SCR的ESD结构的I-V特性如I-V曲线94所示，而堆叠的双-SCR结构的IV特性如I-V曲线96所示。堆叠SCR曲线96的保持电压VHOLD现在大于VDD，从而降低闩锁故障的敏感度。但是，堆叠SCR的触发电压VTRIG现大于器件击穿电压VBD。该ESD结构具有较低的可靠性，更容易受到热故障的影响。而且曲线96的斜率也小于曲线94的斜率，因此导通电阻RON增加，这可能会降低ESD结构效率，并增加ESD结构的开启时间。

期望有一种具有符合设计窗口的I-V曲线94的ESD保护结构，甚至是对于具有紧凑设计窗口的高级IC工艺。期望将保持电压VHOLD提高到大于VDD，而不会将触发电压VTRIG增加到高于击穿电压VBD。

期望有单个SCR以避免提高触发电压VTRIG高于击穿电压VBD。期望有一种具有一个SCR和一个PMOS晶体管的静电放电(ESD)保护电路。期望有一种ESD保护装置，其具有并联PMOS和SCR路径以便进行更好的优化。期望能够紧密集成PMOS晶体管和SCR。

【附图说明】

图1显示一个具有多个ESD保护钳位的芯片。

图2显示一个ESD保护器件的安全设计窗口。

图3显示通过先进工艺制造的单个-SCR ESD结构的设计窗口。

图4显示通过先进工艺制造的双-SCR ESD结构的设计窗口。

图5显示一个具有SCR、保护环和用于触发ESD保护的MOS触发晶体管的ESD保护器件的横截面。

图6是图5的ESD结构的示意图。

图7是ESD保护结构的示意原理图。

图8是图5的ESD保护结构的I-V图。

图9A-C突出显示图5的ESD结构的运行。

图10显示一个具有阳极电阻器的替代ESD结构。

图11显示另一个具有偏置中心N+tap的替代ESD结构。

图12是图11的ESD结构的顶视布局图。

图13显示一个使用逆过程的替代方案。

【具体实施方式】

本发明涉及ESD保护电路的改进。以下描述使本领域普通技术人员能够制作和使用如在上下文中的特定应用及其要求的所提供的本发明。对优选实施例的各种修改对于本领域技术人员将是显而易见的，并且在此定义的一般原理可以用于其它实施例。因此，本发明不旨在限于所示和所述的特定实施例，而是符合与在此所披露的原理和新颖特征一致的最宽范围。

发明人认识到，具有SCR和p-沟道晶体管的ESD保护器件可以通过将PMOS晶体管紧密集成到SCR结构中来构建。特别地，发明人意识到，p-沟道晶体管可以被安置在SCR布局的中间。

发明人意识到，保护环可用于抑制少数载子，提高保持电压并因此降低闩锁敏感度。但是，一旦ESD结构中的SCR开始导通，保护环可以降低SCR的导通速度。发明人在保护环附近添加一个PMOS晶体管，以在ESD事件期间暂时抑制保护环的影响。在ESD事件期间，PMOS晶体管导通，少量载子涌向保护环，从而暂时抑制保护环的影响。接着，SCR完全导通，就好像保护环不存在一样。当PMOS抑制保护环时，SCR可以在较低的电压下导通，从而能够降低触发电压VTRIG。在ESD事件后期PMOS晶体管关闭，从而提高保护环的保持电压，暂时抑制保护环的影响。

较低的触发电压，即VTRIG小于VBD，使得ESD结构符合设计窗口。在正常工作期间，PMOS晶体管保持关断，使保护环能够抑制少数载子并降低闩锁，从而提高保持电压VHOLD。

图5是具有SCR、保护环和用于触发ESD保护的MOS触发晶体管的ESD保护装置的横截面。SCR是一个P-N-P-N结构，从阳极A到P+阳极/源极54、下到中心N-阱60、然后到P衬底64、再到外N-阱62上结束，外N-阱62由N+阱抽头32抽出(tapped)，连接到阴极K。

在正常运行期间，外N-阱62通过N+阱抽头32连接到地。P+阱抽头34将P-衬底64连接到阴极K，正常运行期间阴极K是接地的。中心N-阱60由中心N+抽头30偏置，N+抽头30在ESD测试期间连接到阳极，在正常运行期间连接着VDD。

P+阳极/源极54和中心N+抽头30形成在中心N-阱60内的表面上，两者在ESD测试期间都连接到阳极A，或在正常芯片运行期间都连接到VDD。

触发PMOS晶体管形成在P+阳极/源极54和P+漏极56之间。栅氧化物52形成在P+阳极/源极54和P+漏极56之间，栅极50之下。栅氧化物52上形成的栅极50可以是一个多晶硅栅极。可以有两个或更多个PMOS晶体管，PMOS晶体管由两个或更多个栅极50、两个或更多个P+漏极56和P+阳极/源极54构成。在图5的例子里，在该横截面上显示有两个栅极50和两个PMOS晶体管。

栅极50是由触发电路67产生的反向触发信号NTRIG驱动。在正常运行期间，触发电路67驱动NTRIG至高，导致栅极50保持高电平，关断PMOS晶体管。当ESD脉冲出现在阳极和阴极端之间时，输入到触发电路67，触发电路67在短时间内将NTRIG驱动至低。施加到PMOS晶体管栅极50的低NTRIG将PMOS导通。电流从P+阳极/源极54流过，穿过在PMOS晶体管栅极50下形成的沟道到达P+漏极56。

优选地，P+漏极56跨越中心N-阱60的边缘。接着，由P+漏极56收集的电流可以被注入到P-衬底64中。由P+漏极56注入的电流暂时抑制附近的P+保护环36和N+保护环38的动作。P+保护环36和N+保护环38通常用于截取P-衬底64里的少数载子，以减少闩锁敏感度，但是，这些保护环也将提高SCR的触发电压。然而，当PMOS晶体管导通时，P+漏极56注入载子到P+保护环36和N+保护环38附近和之下的区域里，从而抑制它们对SCR触发电压的影响。

P+保护环36和N+保护环38可以通过金属连接器40连接在一起，金属连接器40可以是浮动的、接地的或连接到阴极K。或者，P+保护环36和N+保护环38可以通过电阻器连接在一起，或者可以连接到一个固定电压诸如VDD或接地，尽管抗闩锁能力可能会稍微降低。栅极50在正常芯片运行期间接地，但在某些ESD测试期间浮动，例如一次仅连接到两个I/O引脚的引脚-到-引脚ESD测试。

图6是图5的ESD结构的示意图。ESD脉冲施加在节点A、K之间。阳极A连接到P+阳极/源极54，而阴极K连接到N+阱抽头32，其连接到外N-阱62。

SCR 90是一个P-N-P-N结构，从阳极A到P+阳极/源极54、下到中心N-阱60、接着到P-衬底64、然后在外N-阱62处结束，N-阱62有芯片表面上的N+阱抽头32，其连接到阴极K。阳极A也连接到中心N+抽头30，中心N+抽头30连接到中心N-阱60。在图10的替代实施例中，电阻器48(未在图6中显示)插入在阳极A和中心N+抽头30之间。

SCR 90是一个可以将大电流从阳极A传导到阴极K的大结构。但是，难以导通SCR。触发PMOS晶体管55被添加在P+阳极/源极54和P+漏极56之间。当触发PMOS晶体管55导通时，电流绕过中心N-阱60，由于中心N-阱60的低掺杂和大面积，中心N-阱60具有高电阻。这个流经触发PMOS晶体管55的初始电流，将载子涌入P-衬底64上P+保护环36和N+保护环38周围的区域，从而抑制SCR上保护环的触发电压升高效应。使用触发PMOS晶体管55，可以产生较低的触发电压。

触发PMOS晶体管55将载子涌入P-衬底64以允许SCR 90内导电。随着导电继续，P-衬底64的电压保持高，以允许SCR 90保持导通，即使在触发PMOS晶体管55被触发电路67关断之后(图5)。

图7是ESD保护结构的示意原理图。触发PMOS晶体管55连接在阳极A(P+阳极/源极54)和P+漏极56之间，P+漏极56横跨在并连接到P-衬底64。

SCR是一个P-N-P-N结构，可以被模拟为PNP晶体管82和NPN晶体管84。PNP晶体管82(中心N-阱60)的基极也是NPN晶体管84的集电极。PNP晶体管的集电极82(P-衬底64)也是NPN晶体管84的基极。电阻86主要是在P+阱抽头34之前的P-衬底64的电阻。

PNP晶体管82有阳极A和P+阳极/源极54作为其发射极，中心N-阱60作为其基极，P-衬底64作为其集电极。电阻器87是中心N-阱60到中心N+抽头30的电阻，中心N+抽头30连接到阳极A。可以将一个单独的电阻器添加到电阻器87，如图10电阻器48。

在一个理论解释中，一旦足够的电流流过电阻器86以产生约0.5伏特的电压降，则NPN晶体管84中的基极-发射极结接通，从其集电极拉出更多的电流，该集电极也是PNP晶体管82的基极。当NPN晶体管84的集电极从PNP晶体管82的基极拉出更多的电流时，PNP晶体管82迅速增加导通，从而迅速地增加了SCR电流。

NPN晶体管84有中心N-阱60作为其集电极，P-衬底64作为其基极，以及外N-阱62和N+阱抽头32作为其发射极，N+阱抽头32连接到阴极K。PNP晶体管82被触发PMOS晶体管55旁路，PMOS晶体管55比PNP晶体管82更容易导通。触发PMOS晶体管55的栅极是由触发电路67的NTRIG驱动。

图8是图5的具有SCR和PMOS触发晶体管的ESD保护结构的I-V图。P+保护环36和N+保护环38抑制闩锁，使得保持电压VHOLD大于VDD。

最初，在ESD事件开始时，SCR关断。I-V曲线94显示：当衬底二极管导通时，电压从零开始上升，传导电流直至触发电压VTRIG。高于约3.0伏时，触发PMOS晶体管55导通，从而提高P-衬底64的电压。在提高P-衬底64的电压一段时间后，横向SCR在触发电压VTRIG被触发。接着，横向PNPN结构导通，一个较大的电流从节点A流向节点K。恰好在触发电压VTRIG之后，随着电流上升，横向SCR分流大部分的电流。

来自P+漏极56和触发PMOS晶体管55的触发电流降低了触发电压。I-V曲线94显示在触发电压VTRIG的迅速折回。电压在触发电压VTRIG之后下降，因为更多电流由SCR承载。实际器件曲线可能会变化，并显现二次效应，但未在简化的I-V曲线94中显示。

图9A-C突出显示图5的ESD结构的运行。在图9A，在ESD事件开始被施加在端A和K之间，触发电路68检测到ESD脉冲并驱动触发信号NTRIG至低。图9A-C所示的一个实施例的触发电路68具有串联在VDD与地(A和K)之间的电容器和电阻器。在ESD脉冲期间，电容器被快速充电至高，导致逆变器的输入变高，导致逆变器将输出NTRIG驱动至低。也可以使用其它类型的触发电路。

触发电路68的走低NTRIG被施加到触发PMOS晶体管55的栅极50，使得触发PMOS晶体管55导通。正电流(空穴)从P+阳极/源极54流向P+漏极56。这些空穴被收集在P+漏极56处。

在图9B，当从P+阳极/源极54到P+漏极56穿过触发PMOS晶体管55的电流增加时，P+漏极56上的电荷增加，一些(空穴)载子穿过中心N-阱60的边界并被注入到P-衬底64内。这些载子对P-衬底64充电。由于P+漏极56位于P+保护环36和N+保护环38附近，所以这些载子阻止或暂时削弱了P+保护环36和N+保护环38的作用，允许更深的电流在P+保护环36和N+保护环38下的P-衬底64内流动。P+漏极56注入的空穴补偿了P+保护环36和N+保护环38的影响。和没有触发PMOS晶体管55的情况相比，SCR更容易在较低的触发电压VTRIG下导通。

如图9C所示，从P+漏极56流过P-衬底64的电流到达外N-阱62，而不是被P+保护环36或N+保护环38吸收。到达外N-阱62的电流流过N+阱抽头32到阴极K.

电流在触发PMOS晶体管55下的寄生PNP晶体管中传导，从P+阳极/源极54到中心N-阱60，并由P-衬底64收集。

触发PMOS晶体管55下的这个正电流允许N+阱抽头32和外N-阱62开始发射电子到P-衬底64内。这些电子流过P-衬底64(P-衬底64是NPN晶体管84的基极)，直到被中心N-阱60收集，中心N-阱60被用作收集器。但是，中心N-阱60也是PNP晶体管82的基极，这个额外的基极电流更强地导通PNP晶体管82，导致更多的正电流从发射极P+阳极/源极54流过基极中心N-阱60并进入收集器P-衬底64。因此启动SCR，并且一个非常大的SCR电流可以在阳极A和阴极K、P+阳极/源极54到N+阱抽头32和外N-阱62之间分流。

由于SCR有一个大的结面积从P-衬底64至外N-阱62，所以大电流可以流动，同时仍然有相对低的电流密度，从而防止热损坏。触发PMOS晶体管55的沟道面积要小得多，因为它被包含在中心N-阱60内，中心N-阱60面积较小且在P-衬底64内。而且，任何泄漏出触发PMOS晶体管55的衬底电流最终被围绕触发PMOS晶体管55的外N-阱62收集。

图10是一个具有阳极电阻器的替代ESD结构。阳极电阻器48插入在阳极A和中心N-阱60的中心N+抽头30之间。阳极电阻器48增加到中心N-阱60的电阻和电压降，有助于增加二极管电压并促进SCR导通。其它方面，图10的ESD结构和图5的ESD结构一样运行。

图11是另一个具有偏置中心N+抽头的替代ESD结构。中心N+抽头30从中心N-阱60的中心偏移，并在图11所示的横截面100中是不可见的。两个P+阳极/源极54可以被合并在一起成为单个P+阳极/源极54，其位于两个触发PMOS晶体管55的两个栅极50之间。使用图11-12的偏置中心N+抽头30的中心N-阱60的尺寸，可以比图5实施例的中心N-阱60的尺寸更小。图11-12的ESD结构运行如图5的ESD结构所述。

图12是图11的ESD结构的顶视布局图。栅极50形成在一个共用P+阳极/源极54和两个P+漏极56之间。P+漏极56跨越中心N-阱60的边缘以接触P-衬底64。中心N-阱60通过偏置中心N+抽头31连接到阳极A，该偏置中心N+抽头31位于中心N-阱60内的P+阳极/源极54之上和之下。偏置中心N+抽头31在横截面100中不可见，但仍然提供一个到中心N-阱60的连接。

P+保护环36和N+保护环38环绕中心N-阱60。这些保护环降低闩锁的敏感度，导致保持电压VHOLD高于VDD。N+阱抽头32连接到外N-阱62和阴极K。P-衬底64也通过P+阱抽头34连接到阴极K。P+阱抽头34可以是如图所示的连续环，或者可以有较小段，如N+阱抽头32所示。同样，N+阱抽头32可以是一个连续环，而不是如图12所示的4个独立段。

【其他实施方式】

本发明人考虑了几个其它实施例。例如，触发电路67或触发电路68的许多变化是可能的。产生的NTRIG脉冲的宽度可以通过改变触发电路68的R-C时间常数、或者通过添加诸如一串反相器之类的延迟元件来进行调节。除了调整NTRIG信号的脉冲宽度，还可以调整检测ESD脉冲强度的灵敏度。

图5的替代方案和图10-12能够以各种方式组合，或单独是用或以其它组合方式使用。虽然已经描述了p-沟道互补金属氧化物半导体(CMOS)晶体管，但对于一些实施例可以替换为其它种类的晶体管，例如仅n-沟道、仅p-沟道、或各种替代晶体管技术，如双极或BiCMOS。技术过程可以使用N-型而不是P-型。也可以相应地颠倒其他掺杂剂。图13显示使用逆过程的替代方案。

虽然已经介绍了电流的流动和运行，但这些只是理论性的，理论可能是不完整的，或甚至是不正确的。不管物理机制和理论解释如何，该结构确实提供ESD脉冲保护。特别是对于小器件，电流可能以不寻常的方式流动，使用尚未被彻底研究和理解的机制流动。

可以使用在扩散和其它区域中的切口。可以替换为其它形状和物理布局，例如混合手指。虽然图11-12已经显示了偏置中心N+抽头31，但在另一个实施例中，中心N+抽头30和偏置中心N+抽头31可以一起被清除，且中心N-阱60浮动。

可以使用n-沟道、p-沟道、或双极晶体管、或这些晶体管内的结来实施器件。可以将电容器连接到电阻以提供R-C时间延迟，或者可以添加诸如主动触发电路的更复杂电路。在一些实施例中，可以使用高电压晶体管而不是具有适当偏置条件的低电压晶体管。可以增加栅长以提供更好的保护，防止损坏。

可以使用不同尺寸的晶体管、电容器、电阻器和其它装置，并可以使用各种布局配置，例如多引脚、环形，圆形或不规则形状的晶体管。可以添加额外的抽头、保护环、晶体管和其它组件。电源节点可以是一个通常浮动的公共放电线(CDL)而不是电源线。虽然已经显示了核心晶体管22、24的一个简单逆变，但更复杂的栅极和互连可以驱动内部节点，并且可以有连接到不同输入或输出焊垫的多个内部节点。输入/输出焊垫可以连接到输入缓冲器、测试扫描逻辑和其它电路。可以使用多个电源。

可以颠倒P和N阱，使用NPNP横向SCR而不是PNPN SCR。可以使用深P-阱或深N-阱。一些实施例可以使用一个额外的深N+或P+注入区域，或者可以移位注入区域的位置和深度。根据所使用的工艺，不同层例如中心N-阱60、外N-阱62、中心N+抽头30、P+阳极/源极54、P+漏极56和触发PMOS晶体管55的最终轮廓和形状可以不同。特别地，更深的层可以关于掩模布局周围移动。而且，掩模边缘和最终处理边界可能随着工艺步骤不同而不同。P+漏极56可以跨越最终中心N-阱60的边缘，以便与中心N-阱60和P-衬底64电接触或物理接触。

SCR装置的形状可以不同，例如具有更圆的底部或场-氧化物边界。保护环可以是连续的，或者由于各种原因具有开口或切口。P+保护环36和N+保护环38可以电连接在一起并浮动，或连接到固定电压诸如电源或接地，或者可以连接到不同电压，例如将P+保护环36接地和将N+保护环38到连接电源。可以针对各种模式和运行条件，主动地切换或复用对P+保护环36和N+保护环38的电压偏置。

可以添加额外泄漏装置，诸如电阻器和小晶体管。可以对一些组件使用寄生电容和电阻，取决于所使用的工艺和器件尺寸。

ESD保护电路可以与其它输入保护电路结合，诸如电源钳位电路、其它焊垫保护电路、或到输入缓冲门的串联电阻保护电路。还可以在各个点上添加栅极接地和厚氧化物保护晶体管和二极管以增强ESD保护。可以添加一个、两个、或四个PMOS触发的SCR结构到每个I/O引脚，或者只是到输入引脚。

厚氧化物和薄氧化物晶体管都可以由电源钳位电路和ESD保护装置保护。或者，可以使用几个电源钳位电路与不同组合的晶体管和电源电压。每个焊垫可以仅有一个ESD保护装置、仅有两个ESD保护装置或四个ESD保护装置，如图1所示。阳极和阴极(A和K)节点可以颠倒，互换保护方向。

由于工艺、温度和设计的不同，偏压、VDD和电压值可以有所不同。例如，正向偏压可以是0.5伏特、+/-0.1伏特，触发电压可以是4伏特、+/-0.5伏特，保持电压可以是2伏特、+/-0.5伏特。其它数值也是可以的。

触发PMOS晶体管55的折回击穿电压可以与核心电路20中的低电压晶体管稍微不同。例如，触发PMOS晶体管55可以有一个略长的沟道长度或其它特征以强化，而核心电路20中的低电压晶体管可以使用最小的沟道长度和尺寸。折回电压可能随晶体管的工艺、温度和精确几何形状的不同而不同。虽然已经根据对物理过程的理论理解给出了运行描述，但这些理论描述可能是不正确的。二阶和三阶效应也可能存在。各种机制可以导致在各种条件下的击穿和传导。

对一些ESD测试和条件，大输出驱动晶体管也用作大二极管。例如，当ESD脉冲施加在I/O焊垫和电源焊垫上时，一个正ESD脉冲会导通大p-沟道驱动晶体管的漏极的寄生p-n漏极-衬底结。p-沟道驱动晶体管的n-型衬底或阱通常连接到I/O电源。因此，p-n结被正ESD脉冲正向偏压。虽然已经描述了输出焊垫，但可以以其它连接技术代替，例如球栅阵列(BGA)、倒装芯片等，术语焊垫被认为适用于所有这些适用于外部连接的球、焊垫、搭接等。

同样，当ESD脉冲施加在I/O焊垫和接地焊垫上时，一个负ESD脉冲可以导通大n-沟道驱动晶体管的漏极的寄生n-p漏极-衬底结。N沟道驱动晶体管的p-型衬底或阱通常连接到I/O地。因此，p-n结被负ESD脉冲正向偏压。可以存在各种跨域耦合路径和机制，将施加到一个电源域的ESD脉冲耦合到另一个电源域。

本发明背景部分可以包含有关本发明问题或环境的背景信息，而不是由其他人描述的现有技术。因此，背景部分包括的材料并不是申请人对现有技术的承认。

在此所述的任何方法或过程是机器实施的或计算机实施的，并且旨在由机器、计算机或其它装置执行，不是没有这种机器辅助的情况下仅由人执行。所生成的有形结果可以包括报告或者在显示器设备(诸如计算机监视器、投影装置、音频生成装置和相关媒体装置)上的其它机器生成的显示，并且可以包括也是机器生成的硬拷贝打印输出。计算机控制其它机器是另一个有形结果。

所述任何优点和益处可能不适用于本发明的所有实施例。当在权利要求要素中陈述单词“装置(means)”时，申请人意图使权利要求要素落入35USC第112章第6段的规定。在单词“装置”之前的一个或多个单词，是旨在便于对权利要求要素的引用，并且不旨在传达结构限制。这种装置加功能的权利要求旨在不仅覆盖这里描述的用于执行功能及其结构等同物的结构，而且覆盖等效结构。例如，虽然钉子和螺钉具有不同的构造，但是它们是等同的结构，因为它们都执行紧固的功能。不使用“装置”一词的权利要求不落入35USC第112章第6段的规定。信号通常是电信号，但可以是光信号，如可以通过光纤线路传送的信号。

为了说明和描述，以上已经呈现了本发明实施例的描述。其并不旨在穷举或将本发明限制为所公开的精确形式。鉴于上述教导，许多修改和变化是可能的。旨在本发明的范围不受该详细描述的限制，而是由所附的权利要求限制。