本发明涉及集成电路及半导体装置制造，尤其涉及用于片上电容器(on-chipcapacitor)的结构以及形成片上电容器的方法。
背景技术：
通过前端工艺(front-end-of-line；feol)制程在衬底上可制造装置结构，并可使用通过后端工艺(back-end-of-line；beol)制程所制造的互连结构电性耦接该feol装置结构。通过镶嵌制程可形成beol互连结构的金属化层级。在双镶嵌制程中，形成过孔开口及沟槽并用金属同时填充，以创建金属化层级。在单镶嵌制程中，分别形成过孔开口及沟槽并用金属填充。
片上电容器是集成电路的组件，其用于各种目的，例如旁路及电容匹配以及耦合及解耦。片上电容器可形成于该beol互连结构中。自形成于该beol互连结构中的金属线指及过孔构建垂直原生电容器(verticalnativecapacitor；vncap)。
在beol制程中所使用的自对准图案化方法可使用芯轴作为牺牲结构。在该芯轴的垂直侧壁上形成侧间隙壁，其具有小于光刻的当前基本规则所允许的厚度的厚度。在选择性移除该芯轴以后，使用该侧间隙壁作为蚀刻掩膜，以通过例如定向反应离子蚀刻(reactiveionetch；rie)来蚀刻下方的硬掩膜及介电层。形成于该下方介电层中的特征将获得由该侧间隙壁建立的线间距及线宽。
通过切割掩膜及蚀刻在芯轴中可形成切口，以截切该芯轴。该切口在芯轴端之间定义间隙，随后使用该间隙来形成相邻导线，该相邻导线以与该间隙的尺寸相关的端到端间距在其端部隔开。将该切割芯轴的图案转移至用以图案化该介电层的该硬掩膜。也可在该硬掩膜本身中形成切口并在该芯轴上形成侧间隙壁时由间隙壁材料填充该切口。也将这些切口转移至该硬掩膜并最终反映于该图案化介电层中。
需要改进的用于片上电容器的结构以及形成片上电容器的方法。
技术实现要素：
在本发明的一个实施例中，提供一种用于电容器的结构。该结构包括具有侧边的金属端子，具有平行布置的多个金属指，以及分别由金属组成并与该金属指电性隔离的多个浮岛(floatingisland)。各该金属指具有端部并自该金属端子的该侧边向该端部延伸。各该浮岛与该金属指的其中相应一个的该端部呈间隔关系布置。
在本发明的一个实施例中，提供一种形成用于电容器的结构的方法。该方法包括形成具有侧边的金属端子，形成具有平行布置的多个金属指，以及形成多个浮岛，其分别由金属组成并与该金属指电性隔离。各该金属指具有端部并自该金属端子的该侧边向该端部延伸。各该浮岛与该金属指的其中相应一个的该端部呈间隔关系布置。
附图说明
包含于并构成本说明书的一部分的附图说明本发明的各种实施例，并与上面所作的本发明的概括说明以及下面所作的实施例的详细说明一起用以解释本发明的实施例。
图1至5显示依据本发明的实施例处于一种制程方法的连续制造阶段中的结构的顶视图。
图1a显示大体沿图1中的线1a-1a所作的该结构的剖视图。
图2a显示大体沿图2中的线2a-2a所作的该结构的剖视图。
图3a显示大体沿图3中的线3a-3a所作的该结构的剖视图。
图4a显示大体沿图4中的线4a-4a所作的该结构的剖视图。
图5a显示大体沿图5中的线5a-5a所作的该结构的剖视图。
图6显示依据本发明的实施例的结构的类似图5的顶视图。
图7显示依据本发明的实施例的结构的类似图5的顶视图。
具体实施方式
请参照图1、1a并依据本发明的实施例，介电层10可位于衬底(未显示)上，该衬底由例如适于形成集成电路的半导体材料组成并包括通过前端工艺(feol)制程制造以形成该集成电路的装置结构(未显示)。介电层10可由电性绝缘介电材料组成，例如二氧化硅(sio2)或自八甲基环四硅氧烷(octamethylcyclotetrasiloxane；omcts)前驱体产生的富氢碳氧化硅(hydrogen-enrichedsiliconoxycarbide；sicoh)。介电层10可包括例如氮化硅(si3n4)覆盖层(未显示)，以在硬掩膜图案化期间保护介电层10的完整性。
硬掩膜12位于介电层10的顶部表面上。硬掩膜12可由通过物理气相沉积(physicalvapordeposition；pvd)制程所沉积的金属例如氮化钛(tin)组成。可相对介电层10的材料自介电层10选择性移除硬掩膜12。本文中所使用的关于材料移除制程(例如，蚀刻)的术语“选择性”表示目标材料的材料移除速率(也就是，蚀刻速率)高于暴露于该材料移除制程的至少另一种材料的材料移除速率(也就是，蚀刻速率)。
芯轴14形成于硬掩膜12的顶部表面上并以平行行布置。芯轴14在一端与比芯轴14尺寸大的芯轴部分16直接连接并连续。通过在硬掩膜12的整个顶部表面上沉积覆被材料层并利用光刻堆叠通过光刻及蚀刻图案化该层可同时形成芯轴14及芯轴部分16。构成芯轴14及芯轴部分16的材料可为通过化学气相沉积(chemicalvapordeposition；cvd)在低温下所沉积的硅(si)，例如非晶硅。
为在芯轴14中形成芯轴切口15，施加切割掩膜(未显示)并蚀刻以沿芯轴14的长度在相应位置切割芯轴14。该切割掩膜可包括光阻层，其通过曝光于透过光掩膜投射的曝光源的辐射图案而图案化，并用化学显影剂显影，从而形成位于芯轴切口15的预定位置的开口。利用相对硬掩膜12的材料具有选择性的蚀刻制程例如反应离子蚀刻(rie)移除芯轴14的部分以在该切割掩膜的开口的位置形成芯轴切口15，该硬掩膜12的材料可充当蚀刻停止。
各芯轴14被芯轴切口15分成与芯轴部分16连接的长段14a以及位于短段14b与芯轴部分16之间的短段14b。长段14a比短段14b长，而段14a、14b的宽度相同，且各段14b沿行与段14a的其中之一线性对齐。隔开各长段14a与相邻短段14b的距离小于或等于后续在与芯轴14的垂直侧壁相邻的硬掩膜12的顶部表面上所形成的侧间隙壁的宽度的两倍，从而间隙壁形成封闭这些间隙。
请参照图2、2a，其中类似的附图标记表示图1、1a中类似的特征且在下一制造阶段，施加并使用切割掩膜(未显示)以在选定位置移除硬掩膜12，从而定义延伸于芯轴14之间的非芯轴切口18。该切割掩膜可包括光阻层，其通过曝光于透过光掩膜投射的曝光源的辐射图案而图案化，并用化学显影剂显影，从而形成位于硬掩膜12中的非芯轴切口18的预定位置的开口。在用介电层10的材料充当蚀刻停止的情况下，利用蚀刻制程例如反应离子蚀刻(rie)在非芯轴切口18的位置移除硬掩膜12至介电层10的深度。
请参照图3、3a，其中类似的附图标记表示图2、2a中类似的特征且在下一制造阶段，在与芯轴14的垂直侧壁相邻的硬掩膜12的顶部表面上的位置形成侧间隙壁20。通过在芯轴14以及芯轴14所暴露的硬掩膜12的顶部表面上沉积由介电材料组成的共形层并用非等向性蚀刻制程例如反应离子蚀刻(rie)成形该共形层可形成侧间隙壁20，该非等向性蚀刻制程优先自水平表面移除该介电材料。用以形成侧间隙壁20的该介电材料也填充硬掩膜12中的非芯轴切口18。
构成芯轴14的材料可经选择以通过使用合适的蚀刻化学相对侧间隙壁20被选择性移除。在芯轴14由非晶硅组成的实施例中，构成侧间隙壁20的介电材料可为通过原子层沉积(atomiclayerdeposition；ald)所沉积的二氧化硅(sio2)。
通过形成侧间隙壁20减少硬掩膜12的暴露表面区域。尤其，在形成侧间隙壁20以后，在芯轴14的侧边的最邻近间隙壁20之间暴露硬掩膜12的短的非芯轴部分22及长的非芯轴部分24。各短的非芯轴部分22位于相邻的长的非芯轴部分24与芯轴部分16之间。非芯轴切口18由经沉积以形成侧间隙壁20的该介电材料填充。非芯轴切口18中的该介电材料定义相应的阻挡掩膜部分28。位于不同的非芯轴部分22、24之间的非芯轴切口18中的阻挡掩膜部分28在硬掩膜12中提供不连续性。
硬掩膜12的非芯轴部分24比硬掩膜12的非芯轴部分22长，而非芯轴部分22、24的宽度相同，且各非芯轴部分22沿行与非芯轴部分24的其中之一线性对齐。隔开各长的非芯轴部分24与相邻的短的非芯轴部分22的距离等于非芯轴切口18及占据非芯轴切口18的介电材料的阻挡掩膜部分28的宽度。硬掩膜12的长的非芯轴部分24在一端与具有更大尺寸的硬掩膜12的非芯轴部分26连接并连续，这类似芯轴部分16及该芯轴部分与芯轴14的长段14a的空间关系。
请参照图4、4a，其中类似的附图标记表示图3、3a中类似的特征且在下一制造阶段，通过具有合适的蚀刻化学的蚀刻制程相对侧间隙壁20选择性移除芯轴14及芯轴部分16。硬掩膜12暴露于拉出芯轴14的区域上方并通过该蚀刻制程移除芯轴部分16。侧间隙壁20以在硬掩膜12的顶部表面来回蜿蜒的蛇形图案布置。
在移除芯轴14及芯轴部分16以后，在侧间隙壁20及非芯轴切口18中的介电材料充当蚀刻掩膜的情况下，通过蚀刻制程图案化硬掩膜12。硬掩膜12的非芯轴部分22、24、26与通过被拉出的芯轴14及被移除的芯轴部分16所显露的硬掩膜12的区域一并被移除。在蚀刻硬掩膜12期间保留并保持被侧间隙壁20覆盖的硬掩膜12的区域及非芯轴切口18中的介电材料。
请参照图5、5a，其中类似的附图标记表示图4、4a中类似的特征且在下一制造阶段，通过使用硬掩膜12作为图案化蚀刻掩膜蚀刻介电层10，以移除未被图案化硬掩膜12掩蔽的区域中的介电层10，从而在介电层10中形成沟槽。在蚀刻介电层10以后，通过一个或多个蚀刻或清洗制程可选择性移除图案化硬掩膜12。侧间隙壁20及非芯轴切口18中的介电材料可在蚀刻介电层10以后与图案化硬掩膜12一并移除，或在蚀刻介电层10之前移除。
在后端工艺(beol)制程期间，用导体填充介电层10中的沟槽，以形成不同尺寸的金属线。在用该主电性导体填充之前，可对该沟槽施加由钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)或这些材料的层式组合(例如，tan/ta双层)组成的衬里(未显示)。该主导体可由通过沉积制程所形成的低电阻率金属组成，例如通过电镀或无电沉积所形成的铜(cu)。该沟槽中的该金属线的形状及几何反映由图案化硬掩膜12暴露的用以在介电层10中形成沟槽的区域。
该金属线有助于形成电容器结构30，例如垂直原生电容器(vncap)。电容器结构30包括端子32、端子34、自端子32的侧边31沿朝向端子34的侧边33的方向纵向延伸的指36，以及自端子34的侧边33沿朝向端子32的侧边31的方向纵向延伸的指38。端子32位于芯轴部分16的先前位置，且端子34位于非芯轴部分26的先前位置。指36位于芯轴14的长段14a的先前位置，且指38位于硬掩膜12的长的非芯轴部分24的先前位置。指36与指38交错呈梳齿布置，这是vncap的特征。相邻对的指36、38的侧边通过具有与侧间隙壁20的宽度相等的宽度的介电层10的介电材料条隔开。
电容器结构30还包括布置于指36的末端或端部35与端子34的侧边33之间且位于芯轴14的短段14b的先前位置的浮岛40。更具体地说，浮岛40的其中之一位于各指36的端部35与端子34的侧边33之间。浮岛40与端子34的侧边33通过具有与芯轴切口15的宽度相等的宽度的介电层10的相应介电材料条隔开。
电容器结构30还包括布置于指38的末端或端部37与端子32的侧边31之间且位于短的非芯轴部分22的先前位置的浮岛42。更具体地说，浮岛42的其中之一位于各指38的端部37与端子32的侧边31之间。浮岛42与端子32的侧边31通过具有与非芯轴切口18的宽度相等的宽度的介电层10的相应介电材料条隔开。
在相邻对的指36、38的侧边之间，在浮岛40与端子34的侧边33之间，以及在浮岛42与端子32的侧边31之间，通过侧间隙壁20的厚度所形成的间距可一致且均匀。换句话说，这些位置中的间距可具有相同的数值(例如，20纳米)。在对称设计中，指36、38也可具有等于该间距的宽度。相比之下，通过芯轴切口15及非芯轴切口18所形成的间距可小于或等于侧间隙壁20的厚度的两倍。
电容器结构30可包括垂直堆叠于上方beol金属化层级中并通过垂直导体填充过孔49连接的额外导线层级(例如，两个额外层级)。这些额外层级中的金属线可类似形成端子32、34，指36、38及浮岛40、42的所示金属化层级的金属线布置并通过中间介电层彼此隔开。可采用任意数目(例如，一个或多个)的金属化层来提供具有指定电容值的电容器结构30。
在使用时，可用不同的极性偏置端子32、34，以使交错指36、38具有相反的极性。例如，可以负极偏置端子32与指36，并可以正极偏置端子34及指38。浮岛40、42与指36、38不连接。在使用期间对电容器结构30充电时不对浮岛40、42偏置，浮岛40、42未经偏置并呈电性浮动。浮岛40、42通过介电层10的部分与指36、38电性绝缘。
在指36的端部35设置浮岛40以及在指38的端部37设置浮岛40可用以防止因例如时间相关介电击穿(timedependentdielectricbreakdown；tddb)使介电层10退化而导致失效。在使用期间，在指36、38的相应端35、37处及附近的电场幅度相较沿指36、38的长度的其它位置被增强(也就是，较大)。浮岛40、42通过破坏该电场来有效降低此增强，从而使介电层10的介电材料不容易受与tddb相关的随着时间推移的绝缘属性损失(也就是，击穿)的影响。
请参照图6，其中类似的附图标记表示图5中类似的特征且依据替代实施例，可消除浮岛42，从而在指38的端部37与端子32的侧边31之间不存在中间浮岛。浮岛40保留且位于指36的端部35与端子34的侧边33之间。指36的端部37与端子32的侧边31之间的距离在尺寸上不受芯轴切口或间隙壁形成的约束，从而有助于在指38与端子32之间引入与间距依赖于芯轴切口或间隙壁形成时可用的间距相比较大的间距。
请参照图7，其中类似的附图标记表示图5中类似的特征且依据替代实施例，可通过使用硬掩膜12的非芯轴部分22图案化介电层10以形成额外的浮岛50。浮岛50具有与侧边31、33隔开的相对端部51。该侧边间距通过在等同于相对端部51的位置的非芯轴部分22及硬掩膜12中所作的非芯轴切口18形成并由占据非芯轴切口18的介电材料的阻挡掩膜部分28填充。为允许形成额外浮岛50，指36、38及位于指36、38的端部35、37的相应浮岛40、42都通过芯轴14及芯轴切口15形成。指38及浮岛42不再通过使用非芯轴部分22及非芯轴切口18形成。
或者，通过芯轴14以及形成于各相对端部51的芯轴14中的芯轴切口15可形成浮岛50。接着，通过非芯轴切口18及占据非芯轴切口18的介电材料的阻挡掩膜部分28形成指36、38以及位于指36、38的端部35、37的相应浮岛40、42。
短指部分54可自端子32的侧边31向内朝向浮岛42延伸，且短指部分52可自端子34的侧边33向内朝向浮岛40延伸。如果通过非芯轴部分22、24及非芯轴切口18形成浮岛50，则指部分52、54可通过调整芯轴14中的芯轴切口15的位置形成。或者，如果通过芯轴14及芯轴切口15形成浮岛50，则指部分52、54可通过调整非芯轴切口18的位置形成。
在一个替代实施例中，可自电容器结构30省略浮岛40或浮岛42。在一个替代实施例中，可自电容器结构30省略浮岛40及浮岛42。
尽管结合自对准双重图案化(self-aligneddoublepatterning；sadp)制程来说明该些实施例，但本领域的技术人员将了解，本发明的实施例可适用于其它后端工艺制程，例如镶嵌制程。
上述方法用于集成电路芯片的制造中。制造者可以原始晶圆形式(例如，作为具有多个未封装芯片的单个晶圆)、作为裸芯片，或者以封装形式分配所得的集成电路芯片。可将该芯片与其它芯片、分立电路元件和/或其它信号处理装置集成，作为中间产品或最终产品的部分。该最终产品可为包括集成电路芯片的任意产品，例如具有中央处理器的电脑产品或智能手机。
本文中引用术语例如“垂直”、“水平”、“横向”等作为示例来建立参考框架，并非限制。术语例如“水平”及“横向”是指与半导体衬底的顶部表面平行的平面中的方向，而不论其实际的三维空间取向。术语例如“垂直”及“正交”是指垂直于该“水平”及“横向”方向的方向。术语例如“上方”及“下方”表示元件或结构相对彼此以及/或者相对该半导体衬底的顶部表面的定位，而不是相对标高。
与另一个元件“连接”或“耦接”的特征可与该另一个元件直接连接或耦接，或者可存在一个或多个中间元件。如果不存在中间元件，则特征可与另一个元件“直接连接”或“直接耦接”。如存在至少一个中间元件，则特征可与另一个元件“非直接连接”或“非直接耦接”。
对本发明的各种实施例所作的说明是出于说明目的，而非意图详尽无遗或限于所揭露的实施例。许多修改及变更对于本领域的普通技术人员将显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭露的实施例。