本发明涉及一种半导体集成电路，特别涉及一种具有hkmg的pmos。
背景技术：
hkmg具有高介电常数(hk)的栅介质层以及金属栅(mg)，故本领域中通常缩写为hkmg。如图1所示，是现有具有hkmg的pmos的结构图，现有具有hkmg的pmos的hkmg包括栅介质层和金属栅108，
所述栅介质层包括高介电常数层102。所述高介电常数层102的材料包括二氧化硅(sio2)，氮化硅(si3n4)，三氧化二铝(al2o3)，五氧化二钽(ta2o5)，氧化钇(y2o3)，硅酸铪氧化合物(hfsio4)，二氧化铪(hfo2)，氧化镧(la2o3)，二氧化锆(zro2)，钛酸锶(srtio3)，硅酸锆氧化合物(zrsio4)等。
在所述高介电常数层102和半导体衬底101之间通常设置由界面层(il)。现有工艺中，所述高介电常数层102的材料通常采用hfo2，界面层通常采用sio2。
所述栅介质层还包括由氮化钛层(tin)103和氮化钽层(tan)104组成阻障层，阻障层位于所述高介电常数层102的顶部，氮化钛层(tin)103和氮化钽层(tan)104组成的阻障层位于后续的第一功函数层105的底部，故由氮化钛层(tin)103和氮化钽层(tan)104组成的阻障层也称为底部阻障层(bottombarriermetal，bbm)。
在氮化钽层104的顶部依次叠加由所述第一功函数层105、第二功函数层106、所述盖帽层107和所述金属栅108。
所述盖帽层107位于所述第二功函数层106的顶部，通常也称为顶部阻障层(tottombarriermetal，tbm)。
所述第一功函数层105为pmos的功函数层(p-wflayer)，材料通常为tin。
所述第二功函数层106为nmos的功函数层(n-wflayer)，材料通常为tial。
所述金属栅108的材料为al。
所述盖帽层107的材料为tin或者为tin和ti的叠加层。
在所述hkmg的侧面形成有侧墙109。源区110和漏区111形成于所述hkmg两侧的半导体衬底101中。
28nm技术节点的hkmg工艺,目前有两种做法：
第一种方法为：nmos和pmos的hkmg分次处理功函数层(wflayer)；这需要采用光刻工艺对nmos的功函数层和pmos的功函数层分别进行定义。
第二种方法为：生成p-wflayer,再长n-wflayer。
第二种方法的简易流程为：
形成栅介质层的步骤称为goxloop，包括：依次形成il、所述高介电常数层102和bbm的氮化钛层103。
形成后续bbm的氮化钽层104到所述金属栅108的步骤称为rmgloop，包括：形成bbm的氮化钽层104；形成所述第一功函数层即p-wflayer105；进行光刻胶(pr)涂布，将nmos器件区域的光刻胶去除，将nmos器件区域的所述第一功函数层105去除，去除光刻胶；形成所述第二功函数层即n-wflayer106；形成所述盖帽层即tbm107；形成al。
第二种方法能够节省光罩，从而节省成本并提高出货量(throughput)。但实际运用上,p-wflayer经过制程步骤后,其p-wflayer会受上层n-wflayer与金属栅的金属如al的影响.不同制成环境与温度效应,al会迁移至底部,影响p-wflayer,使组件产生不稳定性与低良率。如，在后续的后道工序(backendofline，beol)过程中，beol的热效应会使hkmg内的al往下扩散后,与其它元素键结而影响p-wflayer；严重时,al穿过p-wflayer和底部的氮化钽层104和氮化钛层103，与栅介质层的高介电常数层结合,会让pmos组件恶化。
技术实现要素：
本发明所要解决的技术问题是提供一种具有hkmg的pmos，能防止金属栅的金属材料穿透到底部的pmos管的功函数层中，从而能提高pmos的稳定性。
为解决上述技术问题，本发明提供的具有hkmg的pmos的hkmg包括栅介质层和金属栅，在所述栅介质层和所述金属栅之间具有第一功函数层和第二功函数层，所述第一功函数层为pmos的功函数层；所述第二功函数层为nmos的功函数层，在所述第一功函数层和所述第二功函数层之间具有第一阻障层，所述第一功函数层、所述第一阻障层和所述第二功函数层形成叠加的结构，所述第一阻障层用于防止所述第二功函数层和所述金属栅的材料对所述第一功函数层的影响，使所述pmos的性能稳定。
进一步的改进是，所述第一功函数层为的材料为tin，所述第二功函数层为的材料为tial。所述金属栅的材料为al。
进一步的改进是，所述第一阻障层的材料为tan。
进一步的改进是，被所述hkmg所覆盖的半导体衬底表面形成有沟道区且所述沟道区的表面用于形成沟道，所述pmos的沟道的长度为28nm以下，即对应于28nm以下的技术节点。
进一步的改进是，所述栅介质层包括高介电常数层。
进一步的改进是，所述栅介质层还包括界面层，所述界面层位于所述高介电常数层和半导体衬底之间。
进一步的改进是，所述栅介质层还包括第二阻障层，所述第二阻障层位于所述高介电常数层和所述第一功函数层之间。
进一步的改进是，所述界面层的材料包括氧化硅。
进一步的改进是，所述高介电常数层的材料包括二氧化硅，氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
进一步的改进是，所述第二阻障层的材料包括金属氮化物。
进一步的改进是，组成所述第二阻障层的金属氮化物包括氮化钛或氮化钽。
进一步的改进是，在所述第二功函数层和所述金属栅之间还具有盖帽层。
进一步的改进是，所述盖帽层的材料为tin。
进一步的改进是，在所述hkmg的侧面形成有侧墙。源区和漏区形成于所述hkmg两侧的半导体衬底中。
进一步的改进是，所述第一阻障层的厚度为
本发明的hkmg采用pmos的功函数层即第一功函数层和nmos的功函数层即第二功函数层叠加的结构，这种叠加的结构能够使得pmos和nmos集成时避免分次形成第一和二功函数层时所需要的光罩，所以能减少光罩，节约工艺成本，同时还能生产速率，从而能提高产品的竞争性。本发明中，第一和二功函数层并不是直接叠加，而是在第一和二功函数层之间插入了第一阻障层，能通过第一阻障层防止顶部的第二功函数层和金属栅的材料对第一功函数层的影响，从而能使pmos的性能稳定。
另外，本发明的第一阻障层插入在第一和二功函数层之间，位置和第一和二功函数层完全对齐，不需要额外增加光罩，所以本发明不会增加工艺的复杂性，工艺成本低。
另外，本发明的第一阻障层位于第二功函数层的底部，不会影响到nmos的特性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有具有hkmg的pmos的结构图；
图2是本发明实施例具有hkmg的pmos的结构图。
具体实施方式
如图2所示，是本发明实施例具有hkmg的pmos的结构图，本发明实施例具有hkmg的pmos的hkmg包括栅介质层和金属栅8，在所述栅介质层和所述金属栅8之间具有第一功函数层5和第二功函数层6，所述第一功函数层5为pmos的功函数层；所述第二功函数层6为nmos的功函数层，在所述第一功函数层5和所述第二功函数层6之间具有第一阻障层12，所述第一功函数层5、所述第一阻障层12和所述第二功函数层6形成叠加的结构，所述第一阻障层12用于防止所述第二功函数层6和所述金属栅8的材料对所述第一功函数层5的影响，使所述pmos的性能稳定。
本发明实施例中，所述第一功函数层5为的材料为tin，所述第二功函数层6为的材料为tial。
所述第一阻障层12的材料为tan。所述第一阻障层12的厚度为
所述金属栅8的材料为al。
所述栅介质层包括高介电常数层2。所述高介电常数层2的材料包括二氧化硅(sio2)，氮化硅(si3n4)，三氧化二铝(al2o3)，五氧化二钽(ta2o5)，氧化钇(y2o3)，硅酸铪氧化合物(hfsio4)，二氧化铪(hfo2)，氧化镧(la2o3)，二氧化锆(zro2)，钛酸锶(srtio3)，硅酸锆氧化合物(zrsio4)等。
在其它实施例中，所述栅介质层还包括界面层，所述界面层位于所述高介电常数层2和半导体衬底1之间。所述界面层的材料包括氧化硅。界面层在图2中未显示。
所述栅介质层还包括第二阻障层，所述第二阻障层位于所述高介电常数层2和所述第一功函数层5之间。所述第二阻障层的材料包括金属氮化物。组成所述第二阻障层的金属氮化物包括氮化钛或氮化钽，图2中，所述第二阻障层由氮化钛层3和氮化钽层4组成。
在所述第二功函数层6和所述金属栅8之间还具有盖帽层7。所述盖帽层7的材料为tin。
在所述hkmg的侧面形成有侧墙9。源区10和漏区11形成于所述hkmg两侧的半导体衬底1中。被所述hkmg所覆盖的半导体衬底表面形成有沟道区且所述沟道区的表面用于形成连接所述源区10和所述漏区11的沟道，所述pmos的沟道的长度为28nm以下。
本发明实施例的hkmg采用pmos的功函数层即第一功函数层5和nmos的功函数层即第二功函数层6叠加的结构，这种叠加的结构能够使得pmos和nmos集成时避免分次形成第一和二功函数层时所需要的光罩，所以能减少光罩，节约工艺成本，同时还能生产速率，从而能提高产品的竞争性。本发明实施例中，第一和二功函数层并不是直接叠加，而是在第一和二功函数层之间插入了第一阻障层12，能通过第一阻障层12防止顶部的第二功函数层6和金属栅8的材料对第一功函数层5的影响，从而能使pmos的性能稳定。
另外，本发明实施例的第一阻障层12插入在第一和二功函数层之间，位置和第一和二功函数层完全对齐，不需要额外增加光罩，所以本发明不会增加工艺的复杂性，工艺成本低。
另外，本发明实施例的第一阻障层12位于第二功函数层6的底部，不会影响到nmos的特性。
本发明实施例器件在制作工艺中借助多晶硅伪栅形成侧墙9、源区10和漏区11之后，去除多晶硅伪栅；然后依次形成图2中所示的hkmg的高介电常数层22、氮化钛层3、氮化钽层4、所述第一功函数层5、所述第一阻障层12、所述第二功函数层6、所述盖帽层7和所述金属栅8。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。