半导体装置及其制作工艺的制作方法

本发明涉及一种半导体装置及其制作工艺，尤其是涉及一种由前插塞(pre-plug)导电层构成部分内连接系统的半导体装置及其制作工艺。

背景技术：

半导体集成电路是现代化信息社会最重要的硬件基础之一，如何提高集成电路的集成度，让集成电路的布局面积能够更有效率地被运用，也成为现代半导体工业的研发重点。一般来说，功能复杂的集成电路是由一群具有基本功能的标准元件组合而成的。然而，由于各种元件需要的设置面积彼此差异，因此，将多种元件混合置放常会牺牲芯片珍贵的面积，并且增加布局设计与制作工艺的复杂度。因此，目前仍然需要一种可有效节省空间配置的布局设计。

技术实现要素：

本发明之一目的在于提供一种半导体装置及其制作工艺，该半导体装置设置有前插塞(pre-plug)导电层构成初步的内连接系统，而能有效缩小装置整体布局，并且在布局缩小的前提下，在该导电层上设置结构更为优化的插塞，形成具有更佳元件可靠度的半导体装置。

为达上述目的，本发明的另一实施例提供一种半导体装置，包含一基底、一栅极结构，一绝缘堆叠结构与一第一导电层。该栅极结构设置在该基底上，该绝缘堆叠结构部分覆盖在该栅极结构与该基底上，暴露出部分的栅极结构与部分的基底而定义出一第一开口。该第一导电层则覆盖该第一开口的表面并直接接触该等部分的基底与栅极结构，其中，该第一导电层包含设置在该绝缘堆叠结构表面的两个外延翼部。

为达上述目的，本发明的另一实施例提供一种半导体装置的形成方法，包含以下步骤。首先，提供一基底，并且于该基底上形成一栅极结构。然后，共型地形成一绝缘堆叠结构，覆盖在该栅极结构与该基底上。接着，在该绝缘堆叠结构内形成一第一开口，暴露一部分的栅极结构与一部分的基底。之后，在该第一开口表面形成一第一导电层，直接接触该等部分的基底与栅极结构，其中，该第一导电层包含形成在该绝缘堆叠结构表面的两个外延翼部。

整体来说，本发明的半导体装置因通过前插塞(pre-plug)导电层构成初步的内连接系统，而能有效缩小装置整体布局，而本发明的制作工艺则进一步改良布局缩小的半导体装置的插塞制作工艺，避免在布局缩小情况下对于插塞制作工艺的制作工艺宽裕度所造成过多的影响与限制。同时，本发明的制作工艺能形成结构更为优化的插塞，有利于形成具有更佳元件可靠度的半导体装置。

附图说明

图1至图7为本发明第一优选实施例中半导体装置的形成方法的步骤示意图，其中：

图1为本发明半导体装置于形成方法之初的剖面示意图；

图2为本发明半导体装置于形成绝缘层后的剖面示意图；

图3为本发明半导体装置于形成绝缘堆叠结构后的剖面示意图；

图4为本发明半导体装置于形成导电层后的剖面示意图；

图5为本发明半导体装置于形成掩模层后的剖面示意图；

图6为本发明半导体装置于进行另一图案化制作工艺后的剖面示意图；

图7为本发明半导体装置于形成插塞后的剖面示意图。

图8至图10为本发明第二优选实施例中半导体装置的形成方法的步骤示意图，其中：

图8为本发明半导体装置于形成绝缘堆叠结构后的剖面示意图；

图9为本发明半导体装置于形成导电层后的剖面示意图；

图10为本发明半导体装置于形成插塞后的剖面示意图。

图11为本发明另一优选实施例中半导体装置的立体示意图。

图12为本发明另一优选实施例中半导体装置的剖面示意图。

主要元件符号说明

100基底

102浅沟隔离

110栅极结构

111栅极介电层

113栅极电极层

115间隙壁

117源极/漏极区

130绝缘堆叠结构

131绝缘层

132、134、136、138开口

133绝缘层

150导电堆叠结构

151、155导电层

153、157材料层

155a、155b、155c、155d外延翼部

159介电层

170掩模结构

171牺牲层

173抗反射层

175图案化掩模

190层间介电层

210、230插塞

t1、t2厚度

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。

请参照图1至图7所示，其为本发明第一优选实施例中形成半导体装置的步骤示意图。首先，提供一基底100，其例如是一硅基底、外延硅(epitaxialsiliconsubstrate)或硅覆绝缘(silicononinsulation,soi)基底，并且，在基底100上形成至少一个栅极结构110，例如是如图1所示相互平行并排的三个栅极结构110。其中，各栅极结构110之间较佳具有不同的间距(pitch)，而使一部分栅极结构110之间的间距较小(如图1左侧所示)，另一部分栅极结构110之间的间距则较大(如图1右侧所示)，但不以此为限，而可依据该半导体装置的实际布局进一步调整各栅极结构之间的排列与间距。

在一实施例中，可选择先在基底100上形成一浅沟隔离(shallowtrenchisolation,sti)102，而于基底100上定义出多个主动区(activearea,未绘示)，各该主动区(有源区)可以是朝向一水平方向(未绘示)延伸的平面基底或是鳍状结构(finstructure,未绘示)，再于该平面基底或是该鳍状结构上形成横跨于其上的栅极结构110。各栅极结构110包含位于基底100上的一栅极介电层111、一栅极电极层113以及环绕栅极介电层111与栅极电极层113的一间隙壁115。其中，栅极电极层113可选择包含多晶硅(polysilicon)而使各栅极结构110作为一多晶硅栅极结构，或选择包含一金属材质而作为一金属栅极结构。此外，各栅极结构110两侧基底100内还形成有两源极/漏极区117，其中，位于基底100左侧的两栅极结构110因其间的间距较小，而可选择性共用形成于其间的源极/漏极区117，如图1所示。

接着，在基底100上形成一绝缘堆叠结构130，绝缘堆叠结构130较佳具有一复合层结构，例如是至少包含如图2、图3所示依序形成的两膜层，但不以此为限。详细来说，在栅极结构110与其两侧的源极/漏极区117等元件形成后，即在基底100上依序形成绝缘层131、133，绝缘层131、133较佳是分别具有显著蚀刻选择比的不同材质。举例来说，在一实施例中，绝缘层131例如是包含氮化硅(sin)或氮氧化硅(sion)等绝缘材质，而可共型地覆盖在基底100与各栅极结构110上，而绝缘层133则例如是包含氧化硅(siox)或其他填洞能力较佳的绝缘材质，同样是共型地覆盖在绝缘层131上，如图2所示。

需注意的是，基底100上因形成有栅极结构110而会呈现明显的高度差，同时，又因左侧所设置的栅极结构110间的间距较小、布局较紧密，更使得左侧的两栅极结构110与其间基底100之间的高宽比更为显著。在此情况下，当共型地形成绝缘层131、133时，绝缘层131、133的表面也随着下方元件的高度差距而呈现不平坦的轮廓。因此，在本实施例中，较佳是选择使绝缘层133具有相对较大的厚度t2，例如是如图2所示约为绝缘层131的厚度t1的5至8倍左右，但不以此为限。

之后，继续于绝缘层131、133上形成一掩模层(未绘示)，并通过该掩模层图案化绝缘层131、133，暴露部分的栅极结构110及/或部分的基底100，形成绝缘堆叠结构130。一般来说，绝缘堆叠结构130所暴露出的部分(例如是基底100及/或栅极结构110)可依据该半导体装置的内连接系统的布局而对应设置，例如可选择暴露出后续需相互电连接的各元件，如各栅极结构110的源极/漏极区117等，或者是选择暴露出布局紧密的元件以连接至布局较不紧密的区域以便于后续插塞的形成。在本实施例中，是利用该掩模层在绝缘层131、133上形成两开口132、134，分别暴露出两栅极结构110间共用的源极/漏极区117以及栅极结构110的栅极电极层113，如图3所示。

然后，在绝缘堆叠结构130上形成多个导电堆叠结构150。导电堆叠结构150同样具有一复合层结构，例如是至少包含如图4、图5所示依序形成的两膜层，但不以此为限。详细来说，在绝缘堆叠结构130形成后，依序在绝缘堆叠结构130上共型地形成一导电层151与一材料层153，而使其表面同样呈现不平坦的轮廓。其中，导电层151是均匀地覆盖在绝缘堆叠结构130与开口132、134的表面上，直接接触下方暴露出的源极/漏极区117或栅极电极层113等，而材料层153则是覆盖在导电层151上，并且因开口132底部的孔径尺寸较小而会至少填满开口132的底部，如图4所示。在一实施例中，导电层151例如包含钛(ti)、氮化钛(tin)或钨(w)等金属材质，而材料层153则例如包含氮化硅或氮氧化硅等绝缘材质，但不以此为限。

之后，继续于材料层153上形成一掩模结构170，并进行一图案化制作工艺。掩模结构170同样具有一复合层结构，例如是包含由下而上依序堆叠的一牺牲层171、一抗反射层173以及一图案化掩模175，其中，平坦的牺牲层171先是整体性地覆盖在材料层153与导电层151上，并进一步填平材料层153不平坦的表面，再于其上依序形成抗反射层173与图案化掩模175，如图5所示。图案化掩模175在对应于下方的开口132、134位置定义有多个掩模图案，因此，通过图案化掩模175进行该图案化制作工艺则可将该些掩模图案依序转移至下方的抗反射层173、牺牲层171、材料层153与导电层151内，再完全移除该些掩模图案未覆盖的抗反射层173、牺牲层171、材料层153与导电层151等，以将材料层153与导电层151图案化而形成如图6所示的导电堆叠结构150。

具体来说，各导电堆叠结构150是由图案化的材料层157与图案化的导电层155所共同构成，而图案化的导电层155不仅位于开口132、134内，还进一步共型地覆盖在开口132、134两侧的绝缘堆叠结构130上，形成左右对称的两外延翼部155a、155b。其中，位于基底100左侧的导电堆叠结构150因是形成在两栅极结构110之间，使得图案化的导电层155两侧具有自开口132内向外且向上延伸的轮廓，因而形成向外且向上延伸的外延翼部155a，如图6所示。另一方面，位于基底100右侧的导电堆叠结构150则是形成在栅极结构110的栅极电极层113上，使得图案化的导电层155两侧具有自开口134内向外且向下延伸的轮廓，因而形成向外且向下延伸的外延翼部155b。此外，在本实施例中，依据各导电堆叠结构150的形成位置，其两侧所形成的两外延翼部155a、155b都可具有相同高度且彼此镜向相对，如图6所示，但不以此为限。

后续，则在基底100上形成一层间介电层190，并且在层间介电层190内形成可连通开口132、134的插塞210。详细来说，层间介电层190例如是包含氧化硅等介电材质，其是平坦的覆盖在导电堆叠结构150与绝缘堆叠结构130上，并填满开口132、134，再于层间介电层190内形成可连通开口132、134的多个插塞孔(未绘示)，最后，再于该些插塞孔内分别形成插塞210。需注意的是，在形成该些插塞孔时，除了移除填满开口132、134内的层间介电层190之外，还进一步移除开口132、134内的材料层157，暴露出下方的导电层155。由此，后续所形成的插塞210可通过导电层155而电连接至特定的源极/漏极区117或栅极电极层113，如图7所示。同时，前述的材料层157在形成该些插塞孔之后，仅有部分仍保留于外延翼部155a、155b上，而形成仅夹设于各插塞210与各外延翼部155a、155b之间的一介电层159，并与导电层155的两侧切齐，如图7所示。

由此，即完成本发明第一优选实施例中半导体装置的制作工艺。本实施例的制作工艺主要是应用于通过前插塞(pre-plug)制作工艺所形成的导电层155构成部分内连接系统的半导体装置，由此缩小该半导体装置的整体布局，例如是对比于传统装置布局缩小约20％或是20％以上。依据本实施例的制作工艺，是配合前述布局缩小的半导体装置形成相应的绝缘堆叠结构130与导电堆叠结构150等，以改善在布局缩小情况下对于插塞制作工艺的制作工艺宽裕度所造成的冲击。同时，通过导电堆叠结构150的设置，额外在后续形成的插塞210与导电层155的外延翼部155a、155b之间形成介电层159，进而避免额外自导电层155所延伸出的各外延翼部155a、155b与其他元件间发生短路的问题。因此，本实施例的制作工艺不仅有利于在布局缩小的半导体装置内形成插塞，更能使该插塞具有较为优化的结构。

本领域通常知识者也应了解，本发明的形成方法并不限于前述的步骤或操作顺序，也可通过其他方式达成。举例来说，在前述实施例中所形成的导电层151虽是以单一膜层为样态进行说明，但在实际操作时，也可选择形成具有复合层的导电层(未绘示)，例如是同时包含一阻障层(未绘示)与一导电层(未绘示)，该阻障层可选择包含钛/氮化钛等材质而该导电层则可包含钨等低阻质金属材质。或者，在另一实施例中，也可选择省略该材料层153，使导电堆叠结构150仅由该阻障层与该导电层组成。如此，在后续形成接触孔时，则可选择不完全移除或是不移除位于开口132、134内的该阻障层及/或导电层，直接形成可连接该阻障层及/或导电层的一插塞。下文将针对本发明形成方法的其他实施例或变化型进行说明。且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件是以相同的标号进行标示，以利于各实施例间互相对照。

请参照图8至图10所示，其绘示本发明第二优选实施例中的半导体装置的形成方法，本实施例的具体操作步骤大体上与前述第一优选实施例相同或相似，故相同或相似之处容不再赘述。本实施例的制作工艺与前述实施例的主要差异在于，本实施例的绝缘堆叠结构130a所定义的开口132、136是选择分别暴露出左侧两栅极结构110间共用的源极/漏极区117以及右侧栅极结构110的一部分与其一侧的源极/漏极区117，如图8所示。

接着，同样于绝缘堆叠结构130a上依序形成导电层151与材料层153，共型地覆盖在绝缘堆叠结构130a与开口132、136表面上，使得导电层151与材料层153表面同样呈现不平坦的轮廓，如图9所示。然后，继续进行前述第一优选实施例中图5至图7所示制作工艺，即可形成如图10所示插塞210、230，介电层159与导电层155。

本实施例的导电层155同样因其形成位置而具有轮廓对应的外延翼部155a、155c、155d。其中，形成在开口132及其两侧的导电层155因是位于两栅极结构110之间的源极/漏极区117上，其两侧的外延翼部155a会顺应下方绝缘堆叠结构130a的轮廓而对应地向外且向上延伸，如图10所示。并且，导电层155两侧的各外延翼部155a与插塞210之间同样形成有介电层159。另一方面，形成在开口136及其两侧的导电层155因是形成在部分的栅极结构110与其一侧的源极/漏极区117上，位于开口136一侧的外延翼部155c会如同前述外延翼部155a所示而向外且向上延伸，而另一侧的外延翼部155d则顺应下方绝缘堆叠结构130a的轮廓而向外、向下延伸。由此，使得导电层155位于开口136两侧的外延翼部155c、155d不仅高度不同、不互相对称，且彼此的轮廓与延伸方向也不相同，如图10所示。

由此，即完成本发明第二优选实施例中半导体装置的制作工艺。本实施例的制作工艺同样是应用于通过前插塞(pre-plug)制作工艺所形成的导电层155构成部分内连接系统的半导体装置。依据本实施例的制作工艺，同样能配合前述布局缩小的半导体装置，形成相应的绝缘堆叠结构130与导电堆叠结构150等，来改善在布局缩小情况下对于插塞制作工艺的制作工艺宽裕度所造成的冲击。同时，通过导电堆叠结构150的设置，额外在后续形成的插塞210与导电层155的外延翼部155a、155c、155d之间形成介电层159，进而避免额外自导电层155所延伸出的各外延翼部155a、155c、155d与其他元件间发生短路的问题。因此，本实施例的制作工艺不仅有利于在布局缩小的半导体装置内形成插塞，更能使该插塞具有较为优化的结构。

此外，本领域者应可轻易理解前述实施例中，各开口132、134、136与导电堆叠结构150所设置的位置仅为实施样说明，而不限于此，在能配合实际装置的需求下，还可进一步因应该半导体装置内各元件的连接关系而有其他设置或样态等变化。同时，导电堆叠结构150设置的主要目的在于建立该半导体装置内特定元件之间的初步连接，因此，在同一栅极结构110的两相对延伸端也可能形成暴露位置不同的开口与导电堆叠结构等。举例来说，如图11所示，栅极结构110一端所设置的导电堆叠结构150如图10右侧所示，其可通过形成的插塞230而电连接后续形成的金属导线或其他元件(未绘示)等；而栅极结构110的另一端则是形成可分别暴露部分的栅极结构110与两侧源极/漏极区117的开口136与开口138，如图12所示。由此，设置在开口136或开口138内的导电堆叠结构150还可进一步延伸至该半导体装置的其他元件，例如是另一个栅极结构(未绘示)的源极/漏极区(未绘示)等，并且，仅需通过设置在栅极结构110一端的单一插塞230，即可达到同时电连接多个栅极结构110效果。在此情况下，设置在栅极结构110另一端的开口136、138与导电堆叠结构150则无需再另形成与之连接的插塞，如图12所示，由此，便可有效缩小该半导体装置的整体布局，例如是对比于传统装置布局缩小约20％或是20％以上。

整体来说，本发明的半导体装置因通过前插塞(pre-plug)导电层构成初步的内连接系统，而能有效缩小装置整体布局，而本发明的制作工艺则进一步改良布局缩小的半导体装置的插塞制作工艺，避免在布局缩小情况下对于插塞制作工艺的制作工艺宽裕度所造成过多的影响与限制。同时，本发明的制作工艺能形成结构更为优化的插塞，有利于形成具有更佳元件可靠度的半导体装置。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。