一种功率器件保护芯片及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种功率器件保护芯片及其制作方法。

背景技术

功率器件保护芯片是一种用来保护敏感半导体器件，使其免遭瞬态电压浪涌破坏而特别设计的固态半导体器件，它具有箝位系数小、体积小、响应快、漏电流小和可靠性高等优点，因而在电压瞬变和浪涌防护上得到了广泛的应用。低电容功率器件保护芯片适用于高频电路的保护器件，因为它可以减少寄生电容对电路的干扰，降低高频电路信号的衰减。

静电放电(esd)以及其他一些电压浪涌形式随机出现的瞬态电压，通常存在于各种电子器件中。随着半导体器件日益趋向小型化、高密度和多功能，电子器件越来越容易受到电压浪涌的影响，甚至导致致命的伤害。从静电放电到闪电等各种电压浪涌都能诱导瞬态电流尖峰功率器件保护芯片通常用来保护敏感电路受到浪涌的冲击。基于不同的应用，功率器件保护芯片可以通过改变浪涌放电通路和自身的箝位电压来起到电路保护作用。

目前的功率器件保护芯片在性能上仍不能满足现有技术对电路保护的需求，因此，需要对功率器件保护芯片的制造工艺进行改进，从而提高功率器件保护芯片的性能。

技术实现要素：

本发明正是基于上述问题，提出了一种功率器件保护芯片及其制作方法，能够降低工艺难度，从而提高功率器件保护芯片的性能。

有鉴于此，本发明实施例一方面提出了一种功率器件保护芯片，该功率器件保护芯片包括：

第一导电类型的衬底；

第二导电类型的第一外延层，生长于所述衬底上表面；

第一导电类型的第二外延层，形成于所述第一外延层上表面；

第一沟槽，贯穿所述第二外延层并延伸至所述第一外延层；

交替形成于所述第一沟槽内的第二导电类型的第三外延层以及第一导电类型的第四外延层，所述第三外延层至少为两个且所述第一沟槽底部的外延层为第三外延层；

第一介质层，形成于所述第一沟槽侧壁；

第二沟槽，贯穿所述衬底以及所述第一外延层并与所述第一沟槽连接；

多晶硅层，形成于所述第二沟槽内且一端与所述第三外延层连接；

第一电极，形成于所述第二外延层的上表面；

第二电极，形成于所述衬底的下表面并分别与所述衬底和所述多晶硅层连接。

进一步地，所述衬底的掺杂浓度高于所述第二外延层的掺杂浓度，所述第二外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。

进一步地，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，且所述第一外延层的掺杂浓度和所述第三外延层的掺杂浓度均高于所述第二外延层的掺杂浓度和所述第四外延层的掺杂浓度。

进一步地，所述第三外延层的数量为两个，所述第四外延层的数量为一个，所述第四外延层形成于两个所述第三外延层的中间，与所述第一金属层连接的外延层为第三外延层。

进一步地，所述第三外延层的数量为两个，所述第四外延层的数量为两个，与所述第一金属层连接的外延层为第四外延层。

本发明实施例另一方面提供一种功率器件保护芯片的制作方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第二导电类型的第一外延层；

在所述第一外延层上表面形成第一导电类型的第二外延层；

形成贯穿所述第二外延层并延伸至所述第一外延层的第一沟槽；

在所述第一沟槽内交替形成第二导电类型的第三外延层以及第四导电类型的第四外延层，所述第三外延层至少为两个且所述第一沟槽底部的外延层为第三外延层；

在所述第一沟槽的侧壁形成第一介质层；

形成贯穿所述衬底和所述第一外延层并与所述第一沟槽连接的第二沟槽；

在所述第二沟槽内形成多晶硅层，且所述多晶硅层的一端与所述第三外延层连接；

在所述第二外延层上表面形成第一电极；

在所述衬底的下表面形成与分别与所述衬底和所述多晶硅层连接的第二电极。

进一步地，所述衬底的掺杂浓度高于所述第二外延层的掺杂浓度，所述第二外延层的掺杂浓度与所述第四外延层的掺杂浓度大致相同。

进一步地，所述第一外延层的掺杂浓度与所述第三外延层的掺杂浓度大致相同，且所述第一外延层的掺杂浓度和所述第三外延层的掺杂浓度均高于所述第二外延层的掺杂浓度和所述第四外延层的掺杂浓度。

进一步地，所述第三外延层的数量为两个，所述第四外延层的数量为一个，所述第四外延层形成于两个所述第三外延层的中间，与所述第一金属层连接的外延层为第三外延层。

进一步地，所述第三外延层的数量为两个，所述第四外延层的数量为两个，与所述第一金属层连接的外延层为第四外延层。

本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第二导电类型的第一外延层；在所述第一外延层上表面形成第一导电类型的第二外延层；形成贯穿所述第二外延层并延伸至所述第一外延层的第一沟槽；在所述第一沟槽内交替形成第二导电类型的第三外延层以及第四导电类型的第四外延层，所述第三外延层至少为两个且所述第一沟槽底部的外延层为第三外延层；在所述第一沟槽的侧壁形成第一介质层；形成贯穿所述衬底和所述第一外延层并与所述第一沟槽连接的第二沟槽；在所述第二沟槽内形成多晶硅层，且所述多晶硅层的一端与所述第三外延层连接；在所述第二外延层上表面形成第一电极；在所述衬底的下表面形成与分别与所述衬底和所述多晶硅层连接的第二电极。本发明实施例提出的技术方案可以降低工艺难度，从而提供功率器件保护芯片的性能。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的一个实施例提供的功率器件保护芯片的制作方法的流程示意图；

图2是本发明的一个实施例提供的功率器件保护芯片的结构示意图；

图3至图10是本发明的一个实施例提供的功率器件保护芯片的制作方法步骤的结构示意图；

图11是本发明的一个实施例提供的功率器件保护芯片结构的等效电路图；

图中：1、衬底；2、第一外延层；3、第二外延层；4、第一沟槽；5、第三外延层；6、第四外延层；7、第三外延层；8、隔离沟槽；9、第一介质层；10、第二沟槽；11、多晶硅层；12、第一电极；13、第二电极；a1、第一二极管；a2、第二二极管；b1、第三二极管；b2、第四二极管；c1、第五二极管；c2、第六二极管。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

下面参阅附图，对本发明实施例一种功率器件保护芯片的制作方法加以详细阐述。

以下结合图1至图11对本发明实施例提供的一种功率器件保护芯片及其制作方法进行详细说明。

本发明实施例提供一种功率器件保护芯片的制作方法，如图1和图2所示，该功率器件保护芯片的制作方法包括：

步骤s01：提供第一导电类型的衬底1；在所述衬底1上表面生长第二导电类型的第一外延层2；

步骤s02：在所述第一外延层2上表面形成第一导电类型的第二外延层3；

步骤s03：形成贯穿所述第二外延层3并延伸至所述第一外延层2的第一沟槽4；

步骤s04：在所述第一沟槽4内交替形成第二导电类型的第三外延层(如图2所示的第三外延层5和第三外延层7)以及第四导电类型的第四外延层6，所述第三外延层至少为两个且所述第一沟槽4底部的外延层为第三外延层5；

步骤s05：在所述第一沟槽4的侧壁形成第一介质层9；

步骤s06：形成贯穿所述衬底1和所述第一外延层2并与所述第一沟槽4连接的第二沟槽10；

步骤s07：在所述第二沟槽10内形成多晶硅层11，且所述多晶硅层11的一端与所述第三外延层5连接；

步骤s08：在所述第二外延层3上表面形成第一电极12；在所述衬底1的下表面形成与分别与所述衬底1和所述多晶硅层11连接的第一电极12。

本发明在传统功率器件保护芯片的基础上进行改进提出了一种多次外延双向多路集成功率器件保护芯片，本发明实施例通过引入多次外延工艺减小了器件的面积，从而将多组瞬态电压抑制器集成在一起，降低了工艺难度，减小了器件制造成本。另外，本发明实施例的功率器件保护芯片在芯片背面还进行了工艺改进，在功率器件保护芯片的背面采用深槽填充多晶硅进行导电，大大降低了漏电和饱和压降。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

请参阅附图3，执行步骤s01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第二导电类型的第一外延层2。所述衬底1例如是单晶硅衬底1，并且掺杂浓度例如为1e15atoms/cm³。其中，在第一导电类型的衬底1上表面生长第二导电类型的第一外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述第一外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述第一外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述第一外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成第一外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成第一外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述第一外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述第一外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入第一外延层2中，从而改变外延半导体层的导电性。

请参阅附图3，执行步骤s02，具体为：在所述第一外延层2上表面形成第一导电类型的第二外延层3。所述第二外延层3可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法在所述衬底1上表面形成。所述第二外延层3将所述第一外延层2的上表面覆盖，并设有一定的厚度。所述第二外延层3用于与所述第一外延层2形成pn结，同时降低该pn结的漏电流。需要说明的是，所述第一外延层2和所述第二外延层3的厚度例如为3～10微米。所述第一外延层2和所述第二外延层3的本征掺杂浓度的范围例如为

1e11～1e14atoms/cm。通过调节从所述衬底1至所述第一外延层2以及所述第二外延层3的掺杂浓度，可以控制所述功率器件保护芯片的击穿电压，例如位于2-48v或更大的范围内。

进一步地，所述衬底1的掺杂浓度高于所述第二外延层3的掺杂浓度，所述第二外延层3的掺杂浓度与所述第四外延层6的掺杂浓度大致相同。在所述衬底1上生长所述第一外延层2以及所述第二外延层3的过程中，由于所述第一外延层2在所述衬底1的基础上形成，所述第二外延层3在所述第一外延层2的基础上形成，因此所述衬底1的掺杂浓度高于所述第二外延层3的掺杂浓度。此时所述第二外延层3的电阻率高于所述衬底1的电阻率，从而可以调节所述功率器件保护芯片的整体器件电阻率，获得更多的抗浪涌能力。优选的，所述第二外延层3的掺杂浓度与所述第四外延层6的掺杂浓度大致相同。需要说明的是，大致相同的误差范围为本领域技术人员公知的，在此不再详细描述。由于所述第二外延层3的导电类型和所述第四外延层6的导电类型相同，从而所述第二外延层3与所述第一外延层2形成的pn结击穿电压，与所述第四外延层6和所述第三外延层形成的pn结的击穿电压一致或大致相同，使得整个功率器件保护芯片在正向和反向上的抗浪涌能力均衡。

请参阅附图4，执行步骤s03，具体为：形成贯穿所述第二外延层3并延伸至所述第一外延层2的第一沟槽4。在该步骤中，在所述第二外延层3的上表面覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露所述第一沟槽4的一部分表面的开口。采用光刻经由掩模的开口进行刻蚀，从而在所述第二外延层3的暴露表面形成所述第一沟槽4，所述第一沟槽4贯穿所述第二外延层3并延伸至所述第一外延层2。在刻蚀之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀，干法刻蚀包括光挥发、气相腐蚀、等离子体腐蚀等，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。在此步骤中所形成的第一沟槽4，用于便于在后续步骤中使用填充物进行填充。所述第一沟槽4为一个或多个，优选地，所述第一沟槽4为两个，从而可以通过两个对称的第一沟槽4以及两个所述第一沟槽4之中的外延层形成的并联电路形成一个原胞。

请参阅附图5，执行步骤s04，具体为：在所述第一沟槽4内交替形成第二导电类型的第三外延层以及第四导电类型的第四外延层6，所述第三外延层至少为两个且所述第一沟槽4底部的外延层为第三外延层。需要说明的是，由于所述第三外延层和所述第四外延层6的制造工艺与所述第一外延层2和所述第二外延层3的制造工艺相同，都可通过外延生长形成或是离子注入和/或扩散形成，上述步骤中已有详细描述，因此所述第三外延层和所述第四外延层6的制造工艺可参考所述第一外延层2和所述第二外延层3的制造工艺，在此不再赘述。所述第三外延层和所述第四外延层6将所述第一沟槽4填满。在此步骤中，通过多次外延工艺形成所述第三外延层和所述第四外延层6，用于形成多个pn结，从而达到保护电路的效果。应理解，所述第一沟槽4底部形成的外延层为第三外延层，由于所述第三外延层为第二导电类型，与所述第一外延层2的掺杂类型相同，从而避免所述第三外延层与所述第一外延层2形成pn结，从而影响功率器件保护芯片的整体结构。所述第三外延层与所述第四外延层6交替形成，由于所述第一沟槽4底部的外延层为第三外延层5，因此，所述第三外延层的数量至少为两个。需要说明的是，所述第四外延层6的数量为一个或多个，本领域技术人员可以根据实际情况决定所述第三外延层和所述第四外延层6的数量来获得的形成的pn结的数量。应当理解，所述第三外延层至少为两个且所述第一沟槽4底部的外延层为第三外延层，所述第四外延层6为一个或多个，且位于所述第一沟槽4顶部的外延层可以为第三外延层，也可以为第四外延层6。优选的，当所述第三外延层为两个，所述第四外延层6为一个时，位于所述第一沟槽4底部的外延层为第三外延层5，位于所述第一沟槽底部的外延层为第三外延层7，从而形成交替形成的不同导电类型的外延层以及两两方向相反的pn结；当所述第三外延层为两个，所述第四外延层6为两个时，位于所述第一沟槽4底部的外延层为第三外延层，位于所述第一沟槽4顶部的外延层为第四外延层6，从而形成交替形成的不同导电类型的外延层以及两两相邻的方向不同的pn结。同理，当所述第三外延层与所述第四外延层6为其他数量时参照上述两种实施例，在此不再赘述。

需要说明的是，所述第三外延层5和所述第三外延层7的结构和形成工艺以及导电类型都是相同的，只是位置不同，因此采用不同的标号进行标识以区分位置不同的第三外延层。在本申请文件所述的“第三外延层”，在其后面带有标号的，例如所述第三外延层5或所述第三外延层7，则特指的是对应位置的第三外延层，如果没有带标号，则其指的是所有第三外延层或者根据上下文语义特指对应的第三外延层。

进一步地，所述第一外延层2的掺杂浓度与所述第三外延层的掺杂浓度大致相同，且所述第一外延层2的掺杂浓度和所述第三外延层的掺杂浓度均高于所述第二外延层3的掺杂浓度和所述第四外延层6的掺杂浓度。由于所述第二外延层3的导电类型和所述第四外延层6的导电类型大致相同，且所述第二外延层3的掺杂浓度与所述第四外延层6的掺杂浓度大致相同，对应的，所述第一外延层2的掺杂浓度与所述第三外延层的掺杂浓度大致相同，使得所述第一外延层2和所述第二外延层3，所述第三外延层和所述第四外延层6之间形成的pn结的击穿电压一致或大致相同，整个功率器件保护芯片在电流的正向和反向上的抗浪涌能力均衡。另外，在所述衬底1上生长形成所述第一外延层2，并在所述第一外延层2的基础上形成所述第二外延层3，因此所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，所述第一外延层2的掺杂浓度高于所述第二外延层3的掺杂浓度。并且因为所述第一外延层2的掺杂浓度与所述第三外延层的掺杂浓度大致相同，所述第二外延层3的掺杂浓度与所述第四外延层6的掺杂浓度大致相同，因此所述第一外延层2的掺杂浓度和所述第三外延层的掺杂浓度均高于所述第二外延层3的掺杂浓度和所述第四外延层6的掺杂浓度，保证了所述衬底1、所述第一外延层2和所述第二外延层3形成的等效并联支路，以及所述第三外延层和所述第四外延层6形成的等效并联支路的击穿电压一致或大致相同，使得整个功率器件保护芯片在电流正向和反向的抗浪涌能力均衡。此外，在本发明的一些实施例中，通过多次外延工艺形成的所述第一外延层2、所述第二外延层3、所述第三外延层和所述第四外延层6以及上述的掺杂浓度关系，还大大降低了工艺难度。

请参阅附图6和附图7，执行步骤s05，具体为：在所述第一沟槽4的侧壁形成第一介质层9。需要说明的是，该步骤具体包括：

在所述第一沟槽4的侧壁通过刻蚀形成隔离沟槽8，形成的隔离沟槽8的底面均与所述第一沟槽4的底面持平，形成所述隔离沟槽8后，分别在所述隔离沟槽8内填充所述第一介质层9，并将所述第一介质层9的上表面与所述第二外延层3的上表面持平。其中，所述刻蚀方法优选为干法刻蚀。所述第一介质层9的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第一介质层9。优选的，所述第一介质层9为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第一介质层9设有一定的厚度，使得所述第一介质层9起到隔离电流和绝缘的作用。

请参阅附图8，执行步骤s06，具体地：形成贯穿所述衬底1和所述第一外延层2并与所述第一沟槽4连接的第二沟槽10。在该步骤中，在所述衬底1的下表面之外覆盖一层光致抗蚀剂层，然后采用光刻将光致抗蚀剂层形成掩模。该掩模包含暴露第二沟槽10的一部分表面的开口。采用光刻经由掩模的开口进行刻蚀，从而在所述衬底1的暴露表面形成所述第一沟槽4，所述第二沟槽10贯穿所述衬底1和所述第一外延层2并延伸至所述第一沟槽4。在刻蚀之后，通过在溶剂中溶解或灰化去除光致抗蚀剂层。其中，刻蚀的方法包括干法刻蚀和湿法刻蚀，优选的，使用的刻蚀的方法为干法刻蚀。需要说明的是，形成的所述第二沟槽10的数量与所述第一沟槽4的数量相同。所述第二沟槽10的开口朝向与所述第一沟槽4开口朝向相反，另外，所述第二沟槽10与所述第一沟槽4连接，可以是所述第二沟槽10与所述第一沟槽4的底部连接，也可以是所述第二沟槽10延伸至所述第三外延层内，本领域技术人员可以根据实际需要具体确定。在此步骤中所形成的第二沟槽10，用于便于在后续步骤中使用填充物进行填充。

请参阅附图9，执行步骤s07，具体地：在所述第二沟槽10内形成多晶硅层11，且所述多晶硅层11的一端与所述第三外延层连接。由于在形成所述第二沟槽10时，所述第二沟槽10与所述第一沟槽4连接，因此，在所述第二沟槽10内形成的多晶硅层11与所述第一沟槽4底部的第三外延层连接。在所述第二沟槽10内通过外延、扩散和/或注入的方法形成所述多晶硅层11，优选的，所述多晶硅层11中的多晶硅具体为掺杂多晶硅，掺杂多晶硅降低了大电流下开启电压，还可以通过调节多晶硅掺杂浓度，能达到提高击穿电压的效果。在所述第二沟槽10内填充多晶硅，使得所述多晶硅层11形成贯穿所述衬底1和所述第一外延层2并与所述第一沟槽4电连接的导电通道。进一步地，所述多晶硅层11是通过本征多晶硅掺杂磷离子或硼离子形成的，本领域技术人员可以根据器件的结构选择不同的掺杂多晶硅类型，所述多晶硅层11中的多晶硅可以是p型多晶硅，也可以是n型多晶硅。在形成掺杂多晶硅层11的过程中，掺杂多晶硅层11中的中性原子用于阻止掺杂离子凝聚，掺杂离子用于对硅原子具有吸附作用。具体地，所述外延、扩散和/或注入的方法包括沉积工艺。在本发明的一些实施例中，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用低压力化学气相沉积(简称lpcvd，即lowpressurechemicalvapordeposition)形成所述多晶硅层11，形成的所述多晶硅层11的纯度高，均匀性好。

请参阅附图10，执行步骤s08，具体地：在所述第二外延层3上表面形成第一电极12；在所述衬底1的下表面形成与分别与所述衬底1和所述多晶硅层11连接的第一电极12。通过退火工艺，可以在所述第二外延层3的上表面形成具有一定厚度的第一金属层，所述第一金属层为所述第一电极12，并在所述衬底1的下表面形成于所述衬底1和所述多晶硅层11连接的第二金属层，所述第二金属层也具有一定厚度，此时所述第二金属层为所述第一电极12。由于所述第一沟槽4内填充的外延层的上表面和所述第一介质层9的上表面以及所述第二外延层3的上表面持平，因此，所述形成于所述第二外延层3上表面的第一金属层也与所述第一沟槽4的内填充的外延层以及所述第一介质层9接触并连接。需要说明的是，所述第二沟槽10内填充的多晶硅层11的下表面与所述衬底1的下表面持平，因此，形成于所述衬底1下表面的第二金属层同时与所述多晶硅的下表面接触并连接。

进一步地，所述第三外延层的数量为两个，所述第四外延层6的数量为一个，所述第四外延层6形成于两个所述第三外延层的中间，位于所述第一沟槽4底部的外延层为第三外延层5，位于所述第一沟槽4顶部且与所述第一金属层连接的外延层为第三外延层7。需要说明的是，当所述第三外延层的数量为两个，所述第四外延层6的数量为一个时，所述第三外延层5、所述第三外延层7以及所述第四外延层6接触面之间分别形成两个pn结，且形成的两个pn结的方向相反，分别为一正向pn结和一反向pn结，从而形成一正向二极管和一反向二极管的等效并联支路。

进一步地，所述第三外延层的数量为两个，所述第四外延层6的数量为两个，位于所述第一沟槽4底部的外延层为第三外延层5，位于所述第一沟槽4顶部且与与所述第一金属层连接的外延层为第四外延层6。需要说明的是，当所述第三外延层的数量为两个，所述第四外延层6的数量为两个时，所述第三外延层5、所述外延层7以及所述第四外延层6接触面的之间分别形成三个pn结，且形成两个正向的pn结以及位于所述两个正向pn结之间的反向pn结，从而形成两个正向二极管以及位于所述两个正向二极管之间的反向二极管的等效并联支路。

在本发明的一些实施例中，所述第一沟槽4和所述第二沟槽10的数量相同，且所述第一沟槽4和所述第二沟槽10相互连接，所述第三外延层和所述第四外延层6以及所述第一介质层9的数量与所述第一沟槽4的数量相适应。此时所述第一沟槽4和所述第二沟槽10的数量为两个，所述第三外延层的数量为两个，所述第四外延层6的数量为一个，所述第一介质层9分别位于所述第一沟槽4的侧壁，因此所述第一介质层9的数量为两个，上述数量关系还可以不限于此，本领域技术人员可以根据实际需要进行选择。在后续的实施例中，均以所述第一沟槽4和所述第二沟槽10的数量为两个，所述第三外延层的数量为两个，所述第四外延层6的数量为一个，所述第一介质层9的数量为两个为例进行描述，但不限于此。在本发明的一些实施例中，所述第一沟槽4中所述第三外延层和所述第四外延层6以及与所述第一沟槽4连接的第二沟槽10中的多晶硅层11导电通道形成一个等效并联电路，由于所述第一沟槽4和所述第二沟槽10的数量为两个，因此形成了两条对称的并联等效电路。在两条对称的并联等效电路之间，所述衬底1和所述第一外延层2以及所述第二外延层3又形成一条并联等效电路。可以理解的是，此时形成的整体功率器件保护芯片的等效电路中有三条并联支路，每条并联支路上均有双向的二极管。该三条并联支路共同形成一个原胞。

如图2所示，本发明实施例提供一种功率器件保护芯片，所示功率器件保护芯片包括：

第一导电类型的衬底1；

第二导电类型的第一外延层2，生长于所述衬底1上表面；

第一导电类型的第二外延层3，形成于所述第一外延层2上表面；

第一沟槽4，贯穿所述第二外延层3并延伸至所述第一外延层2；

交替形成于所述第一沟槽4内的第二导电类型的第三外延层以及第一导电类型的第四外延层6，所述第三外延层至少为两个且所述第一沟槽4底部的外延层为第三外延层5；

第一介质层9，形成于所述第一沟槽4侧壁；

第二沟槽10，贯穿所述衬底1以及所述第一外延层2并与所述第一沟槽4连接；

多晶硅层11，形成于所述第二沟槽10内且一端与所述第三外延层5连接；

第一电极12，形成于所述第二外延层3的上表面；

第一电极12，形成于所述衬底1的下表面并分别与所述衬底1和所述多晶硅层11连接。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

在本发明的一些实施例中，如图2所示，所述功率器件保护芯片包括第一导电类型的衬底1和第二导电类型的第一外延层2，所述第一外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。优选的，所述衬底1的掺杂浓度高于所述第一外延层2的掺杂浓度，并且所述衬底1与所述第一外延层2形成一个pn结。

在本发明的一些实施例中，如图2所示，所述功率器件保护芯片还包括第一导电类型的第二外延层3，所述第二外延层3形成于所述第一外延层2上表面。所述第一外延层2和所述第二外延层3的厚度取决于所要实现的半导体器件的物理尺寸以及所述器件制造工艺过程中的硅损耗。所述第二外延层3生长于所述第一外延层2上表面，起到了降低半导体器件中pn结的漏电流的作用。

在本发明的一些实施例中，如图2所示，所述多晶硅还包括形成于所述第二沟槽10内的多晶硅层11。由于低掺杂浓度的多晶硅不与单晶硅反应，也不与其他导电类型的硅半导体反应形成pn结，例如，在接触不良时低掺杂浓度的多晶硅与掺杂单晶硅半导体形成肖特基接触，形成类似pn结的结构。高掺杂浓度的多晶硅一般都可看作导体，导电性比掺杂单晶硅半导体更佳。因此，在所述第二沟槽10内的多晶硅层11优选为高掺杂浓度的多晶硅层11，从而在电流在通过所述多晶硅层11上面的n型外延层时，直接全部流到掺杂多晶硅里面，不会外溢出去。

目前的瞬态电压抑制器大部分仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。

综上所述，所述功率器件保护芯片整体结构对称且为第一原胞。

请参阅图11所示的功率器件保护芯片结构的等效电路图。当向所述第一电极12和所述第一电极12通电时，所述电流从所述第一电极12流向所述第一电极12。需要说明的是，以下形成的pn结的正向和反向均以第一导电类型设为p型，所述第二导电类型设为n型为本发明的一个实施例来进行判断，但并不对此限定。所述第一沟槽4和所述第二沟槽10的数量为两个，所述第三外延层的数量为两个，分别为所述第三外延层5和所述第三外延层7，所述第四外延层6的数量为一个，所述第一介质层9的数量为两个。电流从所述第一电极12流入器件的第一电极12时，所述衬底1与所述第一外延层2形成一反偏的pn结，从而形成一反向的第一二极管a1；所述第一外延层2与所述第二外延层3形成一正偏的pn结，从而形成一正向的第二二极管a2；所述多晶硅层11的两端为导电通道分别连接第三外延层和所述第二金属层，从而形成一并联双向保护的第一并联支路。电流在通过所述第一电极12流入器件时，电流还流入所述第一沟槽4内，从而形成分别对称的第二并联支路和第三并联支路。所述第三外延层与所述第四外延层6交替设置，分别形成一反偏的pn结和一正偏的pn结，从而形成一反向的二极管b1和一正向的二极管b2，所述反向二极管b1和正向二极管b2串联，从而形成与所述第一并联支路并联的所述第二并联支路。由于所述第三并联支路与所述第二并联支路对称且结构大致相同，在此对所述第三并联支路形成的一反向的二极管c1和一正向的二极管c2不再进行赘述，可将所述第二并联支路中的结构作为所述第三并联支路的参考。

以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统功率器件保护芯片的基础上进行改进提出了一种通过工艺改进形成的一种多次外延双向多路集成功率器件保护芯片，通过多次形成所述第三外延层和所述第四外延层6形成等效并联电路，相对于传统功率器件保护芯片的制造工艺来说，这大大降低了工艺难度，从而减小了器件制造成本，有利于推广和普及。另外，还在芯片背面采用深沟槽填充多晶硅层11导电，大大降低了漏电和饱和压降。改进后的功率器件保护芯片的保护特性和可靠性都得到了提升。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。