一种横向沟槽型MOSFET器件及其制备方法与流程

本发明属于功率半导体技术领域，具体涉及一种横向沟槽型金属氧化物半导体场效应管(lateraltrenchmetaloxidesemiconductorfieldeffecttransistor,lateraltrenchmosfet)器件及其制备方法。

背景技术：

人类的历史，就是一部面对大自然挑战的历史。随着人类工业革命深度和广度的不断扩展，人们在享受工业化成果带来便利的同时，也不断面临着种种危机。作为工业的“血液”，能源资源的可持续性利用一直以来受到世界各国的重视。而能源资源的日益消耗，也让人们感受到了“能源危机”。在寻求新型能源作为化石能源的替代的同时，人们也在思考如何让能源的利用率达到最大化。电能是人类能直接利用的主要能源，而管理着电能的电力系统是人类提高电能使用率的关键途径。作为电力系统的核心，半导体功率器件至少控制着世界上70％以上的电力能源，故其“电变换”能力及效率的高低，对能源资源利用率的提升具有重大意义。

在大量的应用场合，半导体功率器件需要和一个反并联的二极管一起作为续流使用。传统的做法是使用分立的功率开关器件和分立的续流二极管，在外电路上将其反并联起来。该方法增加了互联线，增加了系统寄生电感，不利于系统可靠性的提升；同时，由于器件数目的增加，导致系统体积增大，配套的散热需求也有所提升，封装成本也有所上升。自1996年s.coffa等人提出将作为主开关元件的半导体功率器件和续流二极管制作在同一块半导体芯片上，功率集成器件便成为功率器件研究的一个重要方向。功率集成器件可显著降低成本、大幅度缩小体积、并且提高可靠性，然而目前此类集成及其存在的最大问题是集成器件中续流二极管开关速度慢，不能满足其在高频领域中应用的要求，因此如何提高集成二极管的开关性能一直以来是国内外研究的前沿课题。

功率器件目前仍主要以硅基晶闸管、功率pin器件、功率双极结型器件、肖特基势垒二极管、功率mosfet以及绝缘栅场效应晶体管为主，这些器件在全功率范围内得到了广泛的应用，以其悠久历史、成熟的设计技术和工艺技术占领了功率半导体器件的主导市场。然而，因研究人员对其机理研究较为透彻，其性能均已接近硅材料的理论极限，通过对硅基功率器件的设计和优化达到性能上的大幅度提升已经困难重重。

碳化硅(sic)和氮化镓(gan)等为代表的宽禁带半导体材料，以其优异的材料特性引起了功率器件开发人员的广泛兴趣。碳化硅材料是第三代半导体材料的典型代表，也是目前晶体生长技术和器件制造水平最成熟、应用最广泛的宽禁带半导体材料之一。其相比于硅材料具有较大的禁带宽度，较高的热导率，较高的电子饱和漂移速度以及10倍于硅材料的临界击穿电场，使其在高温、高频、大功率、抗辐射应用场合下成为十分理想的半导体材料。由于碳化硅功率器件可显著降低电子设备的能耗，同时减小电子设备的体积，故碳化硅功率器件非常贴合当代社会节能减排的时代主题。碳化硅mosfet器件是以宽禁带半导体材料碳化硅制造的下一代半导体器件。其以优异的材料特性被行业赋予了极高的期望。横向碳化硅mosfet器件由于在高频、高压领域具有一定的优势，但由于通态下沟道电子迁移率过低，造成了较高的损耗。针对该问题，研究人员提出一种横向沟槽型碳化硅mosfet器件，其结构如图1所示。由于晶向的原因，沟槽型mosfet器件其沟道电子迁移率高出平面型mosfet器件约30％左右，沟道电子迁移率的提高，有助于器件正向性能的优化。虽然沟槽型碳化硅mosfet其栅结构附近的碳化硅p型基区对其栅介质层能够起到一定的保护作用，但栅介质层依旧存在电场过高的问题。该问题易导致器件长久应用可靠性能低下、鲁棒性差等不足。如众多的mosfet器件一样，横向碳化硅沟槽型mosfet器件在众多应用场合中也需要与一个续流二极管反并联。业内具体是直接使用碳化硅mosfet器件的p-base区、n-漂移区和n+漏区形成的寄生二极管作为续流二极管，该寄生二极管导通压降大(碳化硅pn结导通压降约为3.1v)，且反向恢复特性差(正向导通时漂移区电导调制注入大量过剩载流子)致使高的功率损耗，另外该寄生二极管存在的双极退化，均使其不利于其在功率市场中的推广；同时因工作速度低而导致工作效率低下，对于碳化硅mosfet器件在实际应用中极为不利。上述种种问题不仅体现在碳化硅材料制成的功率器件，同时也体现在其余半导体材料制成的功率器件，这些问题阻碍了半导体功率器件在众多实际应用中的推广。

技术实现要素：

本发明针对现有功率半导体器件在实际电路应用存在栅介质层电场过高导致的长久应用可靠性差、反向恢复特性差致使功率损耗高、工作速度低等问题，提供了一种横向mosfet器件。通过在一个栅极结构周侧形成多晶硅区或肖特基接触金属区，并使得多晶硅区或肖特基接触金属区与漂移区形成具有整流特性的异质结或者肖特基接触。由于异质结或者肖特基接触为多子器件且导通压降相较传统寄生二极管更低，故可以优化器件的反向恢复特性，且实现优异的第三象限通态性能；相对于体外反并联二极管方式，显著减小了电子电力系统体积，降低封装成本，减少互联线及互联线所带来的寄生效应，从而提高了系统的可靠性；并引入双栅极结构显著增强器件的正向通态电流密度；并采用“l”型深掺杂结构来降低栅介质层阻断状态的高电场，确保器件长期持久的可靠性。同时，针对栅介质层电场过高的问题，本发明还针对栅结构附近的结构提出了优化方式，在对器件正向性能影响较小的同时，降低了器件阻态下栅介质层电场，从而在整体上优化了器件性能。

技术方案一：

一种横向沟槽型mosfet器件，其特征在于：其元胞结构包括第二导电类型半导体衬底14和设置在第二导电类型半导体衬底14背面的衬底电极15；所述第二导电类型半导体衬底14的正面设置有上下表面平齐且左右相邻的第一导电类型半导体掺杂区11和第一导电类型半导体漂移区12，第一导电类型半导体掺杂区11的掺杂浓度高于第一导电类型半导体漂移区12的掺杂浓度；在第一导电类型半导体漂移区12的顶层设置有第一导电类型半导体漏区13，所述第一导电类型半导体漏区13的上表面设置有漏极金属3；在第一导电类型半导体掺杂区11远离漏极金属3一侧的顶层设置有窄禁带半导体区4，窄禁带半导体区4的上、下表面与第一导电类型半导体掺杂区11平齐，窄禁带半导体区4与第一导电类型半导体掺杂区11在其接触界面形成具有整流特性的异质结；窄禁带半导体区4的上表面设置有第一源极金属1a；窄禁带半导体区4靠近漏极金属3一侧的顶层设置有第一栅极结构；在第一导电类型半导体掺杂区11顶层还设置有与第一栅极结构对称的第二栅极结构以及设置在两个栅极结构之间的台面结构；所述第一栅极结构和第二栅极结构均为沟槽栅结构，包括沟槽型栅电极6a、6b、设置在栅电极6a、6b周侧的栅介质层5a、5b以及设置在栅电极6a、6b上表面的栅极金属2a、2b；所述台面结构包括第二导电类型半导体base区9、第一导电类型半导体源区7和第二导电类型半导体接触区8，第一导电类型半导体源区7和第二导电类型半导体接触区8设置在第二导电类型半导体base区9顶层且第二导电类型半导体接触区8通过两侧的第一导电类型半导体源区7与栅极结构接触；第二导电类型半导体接触区8及其两侧的第一导电类型半导体源区7的上表面设置有第二源极金属1b；在第一导电类型半导体掺杂区11顶层还设置沿器件纵向剖面呈“l”型的第二导电类型半导体深区10，第二导电类型半导体深区10延伸至第二栅极结构的底端以包围第二栅极结构靠近第一导电类型半导体漏区13的尖端；第二导电类型半导体深区10的上表面设置有第三源极金属1c；第一源极金属1a、第二源极金属1b和第三源极金属1c相互连接；两个栅极金属2a、2b相互连接；源极金属1a、1b、1c、栅极金属2a、2b以及漏极金属3通过介质层相互隔离。

进一步的，本方案器件衬底可以为soi衬底，所述soi衬底自下而上包括bulk区18、soi介质层17以及第一导电类型半导体衬底16。

进一步的，本方案窄禁带半导体区4可替换为肖特基接触金属区19。

进一步的，本方案窄禁带半导体区4的底层设置为相互独立的分区，若干个分区之间通过第一导电类型半导体掺杂区11隔离。

进一步地，本方案栅极结构的底部设置有split-gate结构，所述split-gate结构内部为spilt-gate多晶硅21，所述spilt-gate多晶硅21表面由栅介质层完全包围，并与源极金属短接。

进一步的，本方案栅极结构的底部设置有split-gate结构，所述split-gate结构内部为spilt-gate多晶硅21，所述spilt-gate多晶硅21表面由栅介质层完全包围，并与源极金属短接。

进一步的，本方案第一栅极结构下方的split-gate结构不连续。split-gate结构被第二导电类型半导体区22隔离。

技术方案二：

一种横向沟槽型mosfet器件，其特征在于：其元胞结构包括第二导电类型半导体衬底14和设置在第二导电类型半导体衬底14背面的衬底电极15；所述第二导电类型半导体衬底14的正面设置有上下表面平齐且左右相邻的第一导电类型半导体掺杂区11和第一导电类型半导体漂移区12，第一导电类型半导体掺杂区11的掺杂浓度高于第一导电类型半导体漂移区12的掺杂浓度；在第一导电类型半导体漂移区12的顶层设置有第一导电类型半导体漏区13，所述第一导电类型半导体漏区13的上表面设置有漏极金属3；在第一导电类型半导体掺杂区11靠近漏极金属3一侧的顶层设置有窄禁带半导体区4，窄禁带半导体区4与第一导电类型半导体掺杂区11在其接触界面形成具有整流特性的异质结；在相对窄禁带半导体区4远离漏极金属3一侧的第一导电类型半导体掺杂区11顶层设置有第一栅极结构和第二栅极结构，其中第二栅极结构靠近窄禁带半导体区4一侧设置；所述第一栅极结构和第二栅极结构均为沟槽栅结构，且第一栅极结构深度不浅于第二栅极结构，包括沟槽型栅电极6a、6b、设置在栅电极6a、6b周侧的栅介质层5a、5b以及设置在栅电极6a、6b上表面的栅极金属2a、2b；第二栅极结构与窄禁带半导体区4之间以及窄禁带半导体区4侧面分别设置有第二导电类型半导体深区10和第二导电类型半导体深区10a以包围第二栅极结构和窄禁带半导体区4的底部尖端；窄禁带半导体区4和第二导电类型半导体深区10、10a的上表面设置有第一源极金属1c；第一栅极结构和第二栅极结构之间设置有台面结构，所述台面结构包括第二导电类型半导体base区9、第一导电类型半导体源区7和第二导电类型半导体接触区8，第一导电类型半导体源区7和第二导电类型半导体接触区8设置在第二导电类型半导体base区9顶层且第二导电类型半导体接触区8通过两侧的第一导电类型半导体源区7与栅极结构接触；第二导电类型半导体接触区8及其两侧的第一导电类型半导体源区7的上表面设置有第二源极金属1b；第一源极金属1c和第二源极金属1b相互连接；两个栅极金属2a、2b相互连接；源极金属1b、1c、栅极金属2a、2b以及漏极金属3通过介质层相互隔离。

进一步的，本方案窄禁带半导体区4可替换为肖特基接触金属区19。

进一步的，本方案第二栅极结构连同设置在其外围的第二导电类型半导体深区10与第一导电类型半导体掺杂区11沿其横向延伸方向交替排布。

进一步的，本方案栅极结构的底部设置有split-gate结构，所述split-gate结构内部为spilt-gate多晶硅21，所述spilt-gate多晶硅21表面由栅介质层完全包围，并与源极金属短接。

进一步的，本方案第一栅极结构下方的split-gate结构不连续。split-gate结构被第二导电类型半导体区22隔离。

进一步地，本方案第二导电类型半导体深区10a可以替换为介质槽20，两者在深度设置上保持一致，宽度设置上介质槽20宽度不小于第二导电类型半导体深区10a，如图12所示。

进一步的，本方案器件衬底可以为soi衬底，所述soi衬底自下而上包括bulk区18、soi介质层17以及第一导电类型半导体衬底16，如图13所示。

进一步的，本方案窄禁带半导体区4的底层设置为相互独立的分区，若干个分区之间通过第一导电类型半导体掺杂区11隔离，如图16所示。

进一步地，所述第二导电类型半导体深区10a的底部沿其横向延伸方向与碳化硅n型掺杂区11交错分布，如图21所示。

进一步的，本发明器件同样适用于横向绝缘栅双极型晶体管igbt，包括普通横向沟igbt，横向cs-igbt以及横向rc-igbt等众多igbt类型。

进一步的，本发明横向mosfet器件，其所用的宽、窄禁带材料可以是碳化硅和硅材料，也可以是其它任何合适的宽、窄禁带材料的组合。

一种横向沟槽型mosfet器件的制备方法，其特征在于，包括以下步骤：

第1步：选取合适电阻率与厚度的半导体基片用以形成第二导电类型半导体+衬底和第一导电类型半导体-漂移区12；

第2步：通过光刻、高能离子或刻蚀、外延注入工艺，形成第一导电类型半导体型掺杂区11；

第3步：通过光刻、离子注入工艺，形成第二导电类型半导体base区；

第4步：通过光刻、离子注入工艺，形成第二导电类型半导体接触区8；

第5步：通过光刻、离子注入工艺，形成第一导电类型半导体源区；

第6步：通过沟槽刻蚀、外延和刻蚀工艺或光刻、离子注入工艺，形成第一导电类型半导体漏区；

第7步：通过沟槽刻蚀、外延和刻蚀工艺或光刻、离子注入工艺，形成第二导电类型半导体深区10；

第8步：通过沟槽刻蚀、淀积和刻蚀工艺，形成禁带宽度不同的窄禁带半导体区；

第9步：通过沟槽刻蚀、淀积和刻蚀工艺，形成沟槽栅结构；

第10步：通过淀积、光刻和刻蚀工艺，形成源极金属、栅极金属、漏极金属和衬底电极15，器件制作完成。

进一步的，在第1步选择衬底时，也可以选择soi衬底。所采用soi的半导体材料为第一导电类型半导体+衬底；

进一步的，在第8步所淀积的窄禁带半导体可以替换为肖特基接触金属19，如图6所示。

进一步的，在第8步刻蚀沟槽时，可以分为多步刻蚀，并最终形成相互独立且通过第一导电类型半导体掺杂区11隔离的若干分区，如图7所示。

进一步的，在第7步离子注入形成第二导电类型半导体深区10时，可以分两步注入进行。两步的注入深度不同，以于第二导电类型半导体深区10底部实现不连续分布；同时，在第8步沟槽刻蚀中，可分为两步刻蚀。两步刻蚀的深度不一致，以便于沟槽底部呈现不连续分布，最终器件如图10所示。

进一步的，所述第二导电类型半导体深区10a可以替换为介质槽20。于第7步经高能离子注入形成第二导电类型半导体深区10之后，增加刻蚀、淀积介质层的步骤，最终形成介质槽20，如图12所示。

进一步的，在第8步刻蚀沟槽时，也可不在第一栅极结构底部及侧边形成沟槽，而在第二栅极结构右侧、第二导电类型半导体深区10右侧上部形成沟槽。若更改为此工艺，则需要在第7步经高能离子注入形成第二导电类型半导体深区10之前，通过改变掩膜版参数，以最终同时形成第二导电类型半导体深区10a，如图11所示。

进一步的，在形成如图11结构时，制作时也可选择soi衬底，即在第1步衬底准备时，选择自下而上分别为bulk区18、soi介质层17以及第一导电类型半导体+衬底16的soi衬底。

进一步的，在形成如图11结构时，于第8步所淀积的多晶硅4可以为肖特基接触金属19，如图14所示。

进一步的，在形成如图11结构时，于沟槽刻蚀、淀积多晶硅4步骤时，也可以通过多次刻蚀，形成底部呈叉指状分布的多晶硅4分布，如图16所示。

进一步的，在第11步经刻蚀栅沟槽时，可于栅沟槽底部经氧化、淀积、刻蚀等步骤，形成spilt-gate多晶硅21，再通过氧化或淀积，于spilt-gate多晶硅21表面形成一层氧化层，并于后续的工序中形成多晶硅栅6a/6b，如图17所示。

进一步的，在第9步沟槽刻蚀栅沟槽前，于第一栅极结构作一深第二导电类型半导体+注入，形成第二导电类型半导体+区22后，再分别通过两次沟槽刻蚀，于栅沟槽底部形成不连续分布的沟槽分布，并于后续的工艺中，于第一栅极结构底部形成不连续分布的slit-gate结构，如图19所示。

进一步的，在第7步形成第二导电类型半导体深区10/10a时，可以分别形成第二导电类型半导体深区10/10a。在形成第二导电类型半导体深区10a时，可以通过不同的掩膜版，分两次进行第二导电类型杂质注入，以最终形成向y的正方向形成凹型分布的第二导电类型半导体区10a，如图21所示。

下面本发明以n沟道器件为例详细说明原理：横向碳化硅沟槽mosfet器件在众多应用场合一般需要与一个二极管反并联使用。若不考虑体内单片集成，一般有两种方式可以达到该目的。其一是直接使用横向碳化硅沟槽mosfet器件碳化硅p+接触区9或p型深区10/10a与碳化硅n型掺杂区11或碳化硅n-漂移区12、碳化硅n+漏区13形成的寄生碳化硅pin二极管。该寄生碳化硅pin正向导通压降von一般认为3.1v，极大的正向导通压降对于实际应用场合极为不利，将显著地增大了器件通态损耗。同时，由于该器件属于双极器件，在通态因电导调制作用将产生少子的积累。尽管少子的积累在通态下能够降低通态压降，但对于开关瞬态、尤其是关断瞬态，由于少子存储导致的关断时间增长、关断损耗增加、反向峰值电流增加以及关断可靠性下降等问题，造成了该寄生二极管极差的反向恢复特性；其二是通过将器件与器件外部的二极管反并联使用。虽然该方法达到了低导通压降von、快恢复的基本要求，但是该方法因器件个数增多、功率系统增大、散热要求提升等众多因素引起生产成本的上升以及金属连线增加后可靠性的降低，使得外部并联二极管的选择并非最佳。

本发明通过在传统横向沟槽型mosfet器件(如图1所示)的基础上，通过在一侧的栅极结构下方及一侧进行沟槽刻蚀，并经淀积、刻蚀等工艺，于沟槽内部填充禁带宽带不同的窄禁带半导体材料或者肖特基接触金属，从而形成具有整流特性的异质结接触或肖特基接触。当所发明结构处于mosfet阻断工作时，由于器件耐压部分主要由p型深区10/10a与n-漂移区12提供，器件的改进对于耐压区域几乎没有影响，故所提出器件结构能够保持较高的耐压水平；所发明结构处于mosfet正向工作时，由于优化的结构对mos沟道产生影响十分小，故所发明结构对于器件第一象限工作正向性能而言亦没有显著的影响。而本发明结构对于器件第三象限工作却具有极大的优化作用：当所述沟槽内填充的材料为禁带宽带不同的窄禁带半导体材料时，以多晶硅与碳化硅形成的具有整流特性的si/sic异质结为例，该异质结von约为1.1v，远低于横向碳化硅沟槽型mosfet器件寄生二极管导通电压约3.1v。大幅降低的正向开启压降von对于器件导通损耗具有明显的优化作用；当所述沟槽内填充的材料为肖特基接触金属时，形成的整流接触，其势垒高度可以通过调节金属种类、工艺条件以及n型掺杂区11掺杂浓度等方式，形成von约为0.6v～2v的肖特基接触。肖特基势垒二极管的嵌入，同样可以大幅降低器件第三象限工作下的通态损耗，以及更佳的反向恢复性能。同时，由于具有整流特性的异质结属于多子器件，正向导通时不存在大注入现象，故在反向过程中，由于不存在少子存储，故而具有更快的关断时间、更低的反向峰值电流、更低的存储电荷以及更佳优化的反向恢复特性。沟槽型器件其底部栅介质层存在着较高的电场，若不加以保护则易引发长期应用可靠性问题。本发明针对该问题提出了“l”型p型深区10，该区包围了部分栅介质层，对栅极结构底部介质层起到了很好的保护，如图3所示。为了降低器件通态电阻，同时不影响器件耐压，本发明还具有n型掺杂区11。该区域对于器件正向导通电阻具有较好的优化效果。不仅如此，为了进一步降低器件通态电阻，本发明结构还引入了低阻通道。通过选用soi衬底，且该衬底自下而上分别为bulk区18、soi介质层17以及n+衬底16。所引入的n+衬底16连同n型掺杂区11为器件通态下电子的运动提供了一条低阻通道，如图5所示。为进一步优化器件第三象限性能，同时不影响器件mosfet性能，本发明提出了叉指状分布的多晶硅4或肖特基接触金属19，如图8、图17所示。该改进显著提高了器件第三象限通态性能；为了进一步优化器件正向特性，本发明还提供了一种呈三维分布的沟槽结构及深p注入区，如图10所示。基本结构的空间结构如图9所示。该改进使得通态下，器件正向电流不仅从栅底部经过，还从不连续栅结构之间经过，从而大幅降低了导通电阻，优化了器件正向性能。器件栅-漂移区正对面积的大小，影响了器件动态中的关键参数——米勒电容。本发明通过于栅极结构底部引入spilt-gate结构21，如图17所示。该改进有效地降低了栅-漂移区正对面积的大小，从而降低了米勒电容，应该是现有的技术手段优化了器件动态性能；同时，进一步将split-gate结构的分布改进为不连续分布以实现对第一栅极结构形成有效的保护不连续处由p+区22代替。p+区22对第一栅极结构底部的介质层形成了有效的保护，如图19所示；最后，本发明结构还通过优化p型深区10a，使其于z方向呈现不连续分布。该改进显著提高了器件第三象限通态性能。

综上所述，本发明的有益效果为：

一，在对传统横向碳化硅沟槽型mosfet基本特性，包括正向、反向性能无较大的影响的前提下，本发明结构实现了si/sic异质结及肖特基势垒二极管sbd的集成。多子器件的集成优化了器件第三象限的应用性能，包括更佳的第三象限正向性能，如更低的导通压降，更低的导通损耗，以及更佳的第三象限反向恢复性能，如更短的反向恢复时间，更低的关断损耗、更低的反向恢复峰值电流、更佳的反向恢复过程中器件的可靠性；

二，相对于体外反并联二极管的方式，本发明结构降低了系统器件数目，有利于小型化应用场合；降低了对散热系统体积的要求；同时降低了封装费用；降低了金属引线互连数量，减小了系统寄生电感，使器件应用可靠性得到了提升；

三，本发明结构提出了“l”型碳化硅p型深区10，在有效保持耐压的同时，还对栅介质层形成了良好的保护，从而提升了器件长久应用可靠性；

四，本发明结构通过优化栅结构，形成了对优化器件正向性能有明显效果的三维栅分布。该方式对于提升器件通态电流密度，降低器件通态损耗具有很大的意义；

五，为进一步优化器件第三象限性能，本发明还从三维空间上，对多晶硅4或肖特基接触金属19进行了优化，使在相同的阻断电压下，具有更佳的第三象限通态性能；

六，本发明结构提出了split-gate结构，该结构显著降低了器件米勒电容，提升了器件开关速度，奠定了在高频应用中的优势。

附图说明

图1是传统横向碳化硅沟槽型mosfet器件元胞结构示意图；

图2是实施例1提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图3是针对实施例1的原理示意图；

图4是实施例2提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图5是针对实施例2进行解释说明示意图；

图6是实施例3提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图7是针对实施例1进行解释说明示意图；

图8是实施例4提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图9是针对实施例1进行解释说明示意图；

图10是实施例5提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图11是实施例6提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图12是实施例7提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图13是实施例8提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图14是实施例9提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图15是针对实施例6进行解释说明示意图；

图16是实施例10提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图17是实施例11提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图18是针对实施例6进行解释说明示意图；

图19是实施例12提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图20是针对实施例6进行解释说明示意图；

图21是实施例13提供的一种横向碳化硅沟槽型mosfet器件基本元胞结构示意图；

图22是本发明实施例14提供的碳化硅衬底示意图；

图23是本发明实施例14提供的通过光刻、高能离子注入，于指定区域注入磷离子，形成碳化硅n型掺杂区11示意图；

图24是本发明实施例14提供的通过光刻、离子注入等工序，进行铝离子注入，形成碳化硅base区9示意图；

图25是本发明实施例14提供的通过光刻、离子注入等工序，利用psd掩膜版，进行铝离子注入，形成碳化硅p+接触区8示意图；

图26是本发明实施例14提供的通过光刻、离子注入等工序，利用nsd掩膜版，进行磷离子注入，形成碳化硅n+源区7示意图；

图27是本发明实施例14提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽示意图；

图28是本发明实施例14提供的通过外延、刻蚀等工序，形成碳化硅n+漏区13示意图；

图29是本发明实施例14提供的通过光刻、离子注入等工序，进行高能铝离子注入，形成碳化硅p型深区10示意图；

图30是本发明实施例14提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽示意图；

图31是本发明实施例14提供的通过淀积、刻蚀等工序，于沟槽内部形成多晶硅4示意图；

图32是本发明实施例14提供的通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽示意图；

图33是本发明实施例14提供的通过干氧氧化工艺以及刻蚀工艺形成栅介质层5a/5b示意图；

图34是本发明实施例14提供的通过淀积及刻蚀工艺，于沟槽形成多晶硅多晶硅栅6a/6b示意图；

图35是本发明实施例14提供的通过分别通过淀积、光刻以及刻蚀工艺形成源极金属1a/1b/1c、栅极金属2a/2b、栅极金属2、漏极金属3以及衬底电极15示意图；

附图中所使用的标号说明：

1a，1b，1c为源极金属；2a，2b为栅极金属；3为漏极金属；4为多晶硅；5a，5b为栅介质层；6a，6b为多晶硅栅；7为碳化硅n+源区；8为碳化硅p+接触区；9为碳化硅pbase区；10，10a为碳化硅p型深区；11为碳化硅n型掺杂区；12为碳化硅n-漂移区；13为碳化硅n+漏区；14为碳化硅p+衬底；15为衬底电极；16为碳化硅n+衬底；17为soi介质层；18为bulk区；19为肖特基接触金属；20为表面介质层；21为spilt-gate多晶硅；22为碳化硅p+区。

具体实施方式

为了使得所属领域技术人员能够更加清楚本发明方案及原理，下面结合附图和具体实施例进行详细描述。本发明的内容不局限于任何具体实施例，也不代表是最佳实施例，本领域技术人员所熟知的一般替代也涵盖在本发明的保护范围内。

实施例1；

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图2所示，包括碳化硅p型衬底14和设置在碳化硅p+衬底14背面的衬底电极15；所述碳化硅p+衬底14的正面设置有上下表面平齐且左右相邻的碳化硅n型掺杂区11和碳化硅n型漂移区12，碳化硅n型掺杂区11的掺杂浓度高于碳化硅n型漂移区12的掺杂浓度；在碳化硅n型漂移区12的顶层设置有碳化硅n+漏区13，所述碳化硅n+漏区13的上表面设置有漏极金属3；在碳化硅n型掺杂区11远离漏极金属3一侧的顶层设置有多晶硅区4，多晶硅区4的上、下表面与碳化硅n型掺杂区11平齐，多晶硅区4与碳化硅n型掺杂区11在其接触界面形成具有整流特性的异质结；多晶硅区4的上表面设置有第一源极金属1a；多晶硅区4靠近漏极金属3一侧的顶层设置有第一栅极结构；在碳化硅n型掺杂区11顶层还设置有与第一栅极结构对称的第二栅极结构以及设置在两个栅极结构之间的台面结构；所述第一栅极结构和第二栅极结构均为沟槽栅结构，包括沟槽型栅电极6a、6b、设置在栅电极6a、6b周侧的栅介质层5a、5b以及设置在栅电极6a、6b上表面的栅极金属2a、2b；所述台面结构包括碳化硅p型base区9、碳化硅n+源区7和碳化硅p+接触区8，碳化硅n+源区7和碳化硅p+接触区8设置在碳化硅p型base区9顶层且碳化硅p+接触区8通过两侧的碳化硅n+源区7与栅极结构接触；碳化硅p+接触区8及其两侧的碳化硅n+源区7的上表面设置有第二源极金属1b；在碳化硅n型掺杂区11顶层还设置沿器件纵向剖面呈“l”型的碳化硅p型深区10，碳化硅p型深区10延伸至第二栅极结构的底端以包围第二栅极结构靠近第一导电类型半导体漏区13的尖端；碳化硅p型深区10的上表面设置有第三源极金属1c；第一源极金属1a、第二源极金属1b和第三源极金属1c相互连接；两个栅极金属2a、2b相互连接；源极金属1a、1b、1c、栅极金属2a、2b以及漏极金属3通过介质层相互隔离。其中，源极金属1a/1b/1c厚度为0.4μm～2μm，宽度为0.5～2μm，栅极金属2a/2b厚度为0.4μm～2μm，宽度为0.5～1μm，漏极金属3厚度为0.4μm～2μm，宽度为1～2μm，衬底电极15厚度为0.4μm～2μm，宽度为4～10μm；碳化硅p+衬底14衬底厚度为300μm～400μm，宽度为4μm～10μm，浓度为1e18～1e19cm^-3；碳化硅n-漂移区12厚度为5～9μm，宽度为4μm～6μm，浓度为1e15～1e16cm^-3；碳化硅n型掺杂区11厚度为5～9μm，宽度为3μm～5μm，浓度为1e16～1e17cm^-3；多晶硅4厚度为5～9μm，宽度为2～4μm；碳化硅pbase区9厚度为0.5～1μm，宽度为0.4～0.8μm，浓度为1e17～2e18cm^-3；碳化硅n+源区7厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为2e18～1e19cm^-3；碳化硅p+接触区8厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为6e18～4e19cm^-3；碳化硅p型深区10/10a厚度为1.6～7μm，宽度为0.5～1μm，浓度为3e18～1e19cm^-3；栅极结构厚度为1.5～5μm，宽度为0.7～1.2μm栅介质层5a/5b厚度为20～100nm。本发明提供的一种横向碳化硅沟槽型mosfet，通过体内集成肖特基接触或异质结接触，在对器件基本性能影响较小的前提下，对器件第三象限的性能具有很大的提升。

实施例2：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图4所示，与实施例1不同之处在于，所述衬底为soi衬底。所述soi衬底自下而上包括bulk区18、soi介质层17以及碳化硅n+衬底16，如图4所示。该改进不仅隔绝了衬底电流，还为电子提供了低阻通道，如图5所示。故该改进有利于提升器件通态性能；

实施例3：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图6所示，与实施例1不同之处在于，所述多晶硅4区现为肖特基接触金属19，如图6所示。多晶硅4或肖特基接触金属19与碳化硅n-外延9形成整流接触，如发明原理部分所述，该接触对于器件第三象限的优化作用明显。

实施例4：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图8所示，与实施例1不同之处在于，所述多晶硅4或肖特基接触金属19底部呈叉指状分布，如图8“a区域”区域所示。实施例1相同区域的设计如图7所示。该设计加大了所集成二极管器件与碳化硅n型掺杂区11的接触面积，从而优化了器件二极管应用性能。

实施例5：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图9所示，与实施例1不同之处在于，所述第二栅极结构下部、碳化硅p型深区10等高下部具有三维分布，如图10中b区域所示。实施例1的空间结构如图9所示。所述第二栅极结构底部之间，以及所述碳化硅p型深区10底部之间具有碳化硅n型掺杂区11。该改进使得通态下，器件正向电流不仅从栅底部经过，还从不连续栅结构之间经过，从而大幅降低了导通电阻，优化了器件正向性能。

实施例6：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图11所示，其元胞结构包括碳化硅p型衬底14和设置在碳化硅p型衬底14背面的衬底电极15；所述碳化硅p型衬底14的正面设置有上下表面平齐且左右相邻的碳化硅n型掺杂区11和碳化硅n型漂移区12，碳化硅n型掺杂区11的掺杂浓度高于碳化硅n型漂移区12的掺杂浓度；在碳化硅n型漂移区12的顶层设置有碳化硅n+漏区13，所述碳化硅n+漏区13的上表面设置有漏极金属3；在碳化硅n型掺杂区11靠近漏极金属3一侧的顶层设置有多晶硅区4，多晶硅区4与碳化硅n型掺杂区11在其接触界面形成具有整流特性的异质结；在相对多晶硅区4远离漏极金属3一侧的碳化硅n型掺杂区11顶层设置有第一栅极结构和第二栅极结构，其中第二栅极结构靠近多晶硅区4一侧设置；所述第一栅极结构和第二栅极结构均为沟槽栅结构，包括沟槽型栅电极6a、6b、设置在栅电极6a、6b周侧的栅介质层5a、5b以及设置在栅电极6a、6b上表面的栅极金属2a、2b；第二栅极结构与多晶硅区4之间以及多晶硅区4侧面分别设置有碳化硅p型深区10和碳化硅p型深区10a以包围第二栅极结构和多晶硅区4的底部尖端；多晶硅区4和碳化硅p型深区10、10a的上表面设置有第一源极金属1c；第一栅极结构和第二栅极结构之间设置有台面结构，所述台面结构包括碳化硅pbase区9、碳化硅n+源区7和碳化硅p+接触区8，碳化硅n+源区7和碳化硅p+接触区8设置在碳化硅pbase区9顶层且碳化硅p+接触区8通过两侧的碳化硅n+源区7与栅极结构接触；碳化硅p+接触区8及其两侧的碳化硅n+源区7的上表面设置有第二源极金属1b；第一源极金属1c和第二源极金属1b相互连接；两个栅极金属2a、2b相互连接；源极金属1b、1c、栅极金属2a、2b以及漏极金属3通过介质层相互隔离。由于所集成多子器件相较于实施例1～实施例5具有更靠近碳化硅n+漏区13的特点，故该结构具有更佳的二极管应用性能。

实施例7：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图12所示，与实施例6不同之处在于，所述碳化硅p型深区10a可以替换为介质槽20。所述碳化硅p型深区10a深度与碳化硅p型深区10a相同，但宽度略宽于碳化硅p型深区10a；所述介质槽20与碳化硅p型深区10a功能相同，均是作为器件耐压、保护功能块。

实施例8：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图13所示，与实施例6的不同之处在于，所述衬底为soi衬底。所述soi衬底自下而上包括bulk区18、soi介质层17以及碳化硅n+衬底16，如图13所示。该改进有益效果同实施例2，即不仅隔绝了衬底电流，还为电子提供了低阻通道。故该改进有利于器件通态性能的提升。

实施例9：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图12所示，与实施例6不同之处在于，所述多晶硅4区现为肖特基接触金属19，如图14所示。该实施例有益效果同实施例3，即多晶硅4或肖特基接触金属19与碳化硅n-外延9形成整流接触，如发明原理部分所述，该接触对于器件第三象限的优化作用明显。

实施例10：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图15所示，与实施例6不同之处在于，所述多晶硅4或肖特基接触金属19底部呈叉指状分布，如图15“c区域”区域所示。实施例1相同区域的设计如图14所示。该设计加大了所集成二极管器件与碳化硅n型掺杂区11的接触面积，从而优化了器件二极管应用性能。

实施例11：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图17所示，与实施例10不同之处在于，所述栅极结构底部还具有split-gate结构，如图17所示。所述split-gate，其x方向宽度与沟槽栅结构相同，其介质层厚度厚于沟槽栅极结构介质层厚度，约100～200nm，其深度不深于碳化硅深p区20。所述split-gate多晶硅21与表面源极金属1相连。引入split-gate结构后，栅与碳化硅n型掺杂区11正对面积下降，故米勒电容减小。该方式有利于器件在高速场合中的应用。

实施例12：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图19所示，与实施例10不同之处在于，所述第一栅极结构下方的split-gate结构不连续。不连续处为碳化硅p+区22，如图19中d区域所示。实施例11中d区域如图18所示。该改进有助于降低第一栅极结构底部介质层电场，从而提高器件长久应用可靠性。

实施例13：

本实施例提供的一种横向碳化硅mosfet，器件元胞结构如图21所示，与实施例6不同之处在于，所述碳化硅p型深区10a具有朝y的正方向呈凹型分布的碳化硅p型深区10a，两碳化硅p型深区10a具有碳化硅n型掺杂区11，以改进图20中e区域为例，如图21所示。该改进在保持器件低漏电的同时，增大了器件多晶硅4或肖特基接触金属19与碳化硅n-漂移区12的接触面积，从而优化了器件第三象限工作性能。

实施例14：

本实施例同样以600v的横向碳化硅沟槽型mosfet器件制作方法为例，对上述1～12实施例的具体实现方式进行说明，根据本领域常识，可根据实际需求制备不同性能参数的器件。

第1步：选取合适电阻率与厚度的碳化硅片，即作为后面的碳化硅p+衬底14、碳化硅n-漂移区12，如图22所示。其中，碳化硅p+衬底14衬底厚度为300μm～400μm，宽度为4μm～10μm，浓度为1e18～1e19cm^-3；碳化硅n-漂移区12厚度为5～9μm，宽度为4μm～6μm，浓度为1e15～1e16cm^-3；

第2步：通过光刻、高能离子注入，于指定区域注入磷离子，注入能量约为1300～1600kev。形成厚度为5～9μm，宽度为3μm～5μm，浓度为1e16～1e17cm^-3的碳化硅n型掺杂区11，如图23所示。该步骤也可以通过刻蚀、外延的方式，形成碳化硅n型掺杂区11；

第3步：通过光刻、离子注入等工序，注入能量约为1500～2000kev，进行铝离子注入，形成厚度为0.5～1μm，宽度为0.4～0.8μm，浓度为1e17～2e18cm^-3的碳化硅base区9，如图24所示；

第4步：通过光刻、离子注入等工序，注入能量约为1000～1300kev，利用psd掩膜版，进行铝离子注入，形成厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为6e18～4e19cm^-3的碳化硅p+接触区8，如图25所示；

第5步：通过光刻、离子注入等工序，利用nsd掩膜版，注入能量约为1300～1700kev，进行磷离子注入，形成厚度为0.2～0.4μm，宽度为0.2～0.4μm，浓度为2e18～1e19cm^-3的碳化硅n+源区7，如图26所示；

第6步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，如图27所示；

第7步：通过外延、刻蚀等工序，形成碳化硅n+漏区13，如图28所示。第6、第7步也可以通过光刻、离子注入，进行磷离子注入形成厚度为2～6μm，宽度为0.5～1μm，浓度为3e18～2e19cm^-3的碳化硅n+漏区13；

第8步：通过光刻、离子注入等工序，进行高能铝离子注入，注入能量约为1700～2000kev，形成碳化硅p型深区10，如图29所示。该步骤也可以通过沟槽刻蚀、外延等工序，形成厚度为1.6～7μm，宽度为0.5～1μm，浓度为3e18～1e19cm^-3的碳化硅p型深区10；

第9步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，如图30所示；

第10步：通过淀积、刻蚀等工序，于沟槽内部形成厚度为5～9μm，宽度为2～4μm的多晶硅4，如图31所示；

第11步：通过沟槽刻蚀工艺，利用trench掩膜版刻蚀出指定尺寸的沟槽，如图32所示；

第12步：在约1000℃～1150℃的温度下，通过干氧氧化工艺以及刻蚀工艺形成厚度为20～100nm的栅介质层5a/5b，如图33所示；

第13步：通过淀积及刻蚀工艺，于沟槽形成多晶硅多晶硅栅6a/6b，如图34所示；

第14步：分别通过淀积、光刻以及刻蚀工艺形成厚度为0.4μm～2μm，宽度为0.5～2μm的源极金属1a/1b/1c、厚度为0.4μm～2μm，宽度为0.5～1μm的栅极金属2a/2b、栅极金属2、厚度为0.4μm～2μm，宽度为1～2μm的漏极金属3以及厚度为0.4μm～2μm，宽度为4～10μm的衬底电极15。至此，器件制作完成，如图35所示。

进一步地，所述第一、第二栅极结构，可以不同时形成。两者深度可以不一致；

进一步地，在第1步选择碳化硅衬底时，也可以选择soi衬底。所采用soi的半导体材料为碳化硅n+衬底16，如图4所示；

进一步地，在第10步所淀积的多晶硅4可以为肖特基接触金属19，如图6所示。所述肖特基接触金属19与多晶硅4深度及厚度完全一致，即厚度为5～9μm，宽度为2～4μm；

进一步地，在第9步刻蚀沟槽时，可以分为多步刻蚀，并最终于后面工序所形成的第一栅极结构底部形成呈叉指状分布的底部沟槽，如图7所示；

进一步地，在第8步离子注入形成碳化硅p型深区10时，可以分两步注入进行。两步的注入深度不同，以于碳化硅p型深区10底部实现不连续分布；同时，在第9步沟槽刻蚀中，可分为两步刻蚀。两步刻蚀的深度不一致，以便于沟槽底部呈现不连续分布，最终器件如图10所示；

进一步地，在第9步刻蚀沟槽时，也可不在第一栅极结构底部及侧边形成沟槽，而在第二栅极结构右侧、碳化硅p型深区10右侧上部形成沟槽。若更改为此工艺，则需要在第8步经高能离子注入形成碳化硅p型深区10之前，通过改变掩膜版参数，以最终同时形成碳化硅p型深区10a，如图11所示；

进一步地，所述碳化硅p型深区10a可以为介质槽20。于第8步经高能离子注入形成碳化硅p型深区10之后，增加刻蚀、淀积介质层的步骤，最终形成介质槽20，如图12所示；

进一步地，所述第二栅极结构右侧具有多晶硅4的一种横向沟槽型mosfet器件，制作时也可选择soi衬底，即在第1步衬底准备时，选择自下而上分别为bulk区18、soi介质层17以及碳化硅n+衬底16的soi衬底；

进一步地，所述第二栅极结构右侧具有多晶硅4的一种横向沟槽型mosfet器件在制作时，于第10步所淀积的多晶硅4可以为肖特基接触金属19，如图14所示。所述肖特基接触金属19与多晶硅4深度及厚度完全一致；

进一步地，所述第二栅极结构右侧具有多晶硅4的一种横向沟槽型mosfet器件在制作时，于沟槽刻蚀、淀积多晶硅4步骤时，也可以通过多次刻蚀，形成底部呈叉指状分布的多晶硅4分布，如图16所示；

进一步地，在第11步经刻蚀栅沟槽时，可于栅沟槽底部经氧化、淀积、刻蚀等步骤，形成spilt-gate多晶硅21，再通过氧化或淀积，于spilt-gate多晶硅21表面形成一层氧化层，并于后续的工序中形成多晶硅栅6a/6b，如图17所示；

进一步地，在第11步沟槽刻蚀栅沟槽前，于第一栅极结构作一深p+注入，形成碳化硅p+区22后，再分别通过两次沟槽刻蚀，于栅沟槽底部形成不连续分布的沟槽分布，并于后续的工艺中，于第一栅极结构底部形成不连续分布的split-gate结构，如图19所示。

进一步地，在第8步形成碳化硅p型深区10/10a时，可以分别形成碳化硅p型深区10/10a。在形成碳化硅p型深区10a时，可以通过不同的掩膜版，分两次深p+注入，以最终形成向y的正方向形成凹型分布的碳化硅p型深区10a，如图21所示。

同时需要申明的是：本领域工程技术人员根据本领域基本知识可以知道，本发明所述的一种横向碳化硅功率mosfet器件结构中，所用的p型多晶硅亦可以采用n型多晶硅实现，也可通过p型单晶硅实现，当然还可通过n型单晶硅实现；所用的介质材料除了可以采用二氧化硅(sio2)实现，也可通过采用氮化硅(si3n4)、二氧化铪(hfo2)、三氧化二铝(al2o3)等高k介质材料实现；所述碳化硅材料还可以用氮化镓，金刚石等宽禁带材料代替。同时，制造工艺的具体实施方式也可以根据实际需要进行调整。

本实施例提供

以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。