本发明涉及存储器技术领域，特别涉及3D存储器件。
背景技术：
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的孔径越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
由于3D存储器件的存储量需要越来越高，存储器件需要更多的栅极线来满足更高的存储量，因此沟道柱的孔径(CD)已经缩小以满足更高的单元密度要求。对于小尺寸的沟道柱而言，孔径(CD)的进一步缩小和形状优化是提高存储密度的关键。
对于现有技术的3D存储器件，在沟道孔(channel hole，CH)的底部有一个外延层，用于将沟道孔连接到衬底有源区，以及控制第一选择栅(Bottom Selective Gate，BSG)。为了避免栅极线(Gate Line，GL)和衬底有源区之间的电流桥，外延层需要具有一定的高度，延伸至第一选择栅氧化物中间的顶部；外延层还需要具有平整表面，以降低与沟道传输层的接触面电阻。为了形成高质量的外延层，预清洁变得越来越具有挑战性，并且需要严格的等待时间以避免天然氧化物阻止外延层生长，而现有技术中所生长的外延层往往具有不均匀的高度和不平坦的表面，从而导致外延层不均匀以及电流泄漏等问题。
技术实现要素：
鉴于上述问题，本发明的目的在于提供一种3D存储器件，第一叠层结构内形成半导体层，该半导体层具有同一高度和平坦表面，解决了由于半导体层高度不均匀和表面不平坦而导致的电流泄漏等问题。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。
优选地，所述沟道结构包括阻挡绝缘层、电荷俘获层、遂穿绝缘层和沟道层，所述沟道层与所述半导体层连通。
优选地，所述叠层结构包括：第一叠层结构，所述第一叠层结构包括交替堆叠的第一绝缘层和第一导体层；第二叠层结构，所述第二叠层结构包括交替堆叠的多个第二导体层和多个第二绝缘层。
优选地，所述半导体层贯穿所述第一叠层结构，且延伸至所述衬底内部。
优选地，所述沟道结构的底部延伸至所述半导体层内部。
优选地，所述第一叠层结构顶部的第一绝缘层与所述第二叠层结构底部的第二绝缘层相接触。
优选地，所述第一导体层与所述半导体层彼此隔离。
优选地，所述半导体层与所述第一叠层结构的第一导体层形成第一选择晶体管。
优选地，所述沟道层与所述第二叠层结构的第二导体层形成存储晶体管；以及与所述第二叠层结构的第三导体层形成第二选择晶体管。
优选地，所述半导体层由选自单晶硅、多晶硅中的至少一种组成。
本发明提供的3D存储器件，在第一叠层结构内形成半导体层，然后在第一叠层结构上形成第二叠层结构以及在第二叠层结构内形成沟道结构，扩大了半导体层的工艺窗口，使半导体层具有更好的高度均一性和表面平整度，可以减少和避免电流泄漏，改善器件的电气性能。
进一步地，所述半导体层可以采用原子层沉积方式形成，代替了现有的选择性外延生长，降低了器件成本，提高了吞吐量。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和图1b分别示出了3D存储器件的存储单元串的电路图和结构示意图；
图2示出了3D存储器件的透视图；
图3示出本发明实施例的3D存储器件的制造方法的流程图；
图4a至图4m示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图；
图5a和5b分别示出根据现有技术的3D存储器件和根据本发明实施例的3D存储器件的局部放大图，其中示出半导体层附近的一部分结构。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明中描述的“上方”，是指位于基板平面的上方，可以是指材料之间的直接接触，也可以是间隔设置。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。
进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有栅介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
沟道层111例如由掺杂多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和栅介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和栅介质层以及存储单元M1至M4的半导体层和栅介质层。在存储串110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储单元M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储单元M1至M4中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储单元M2的字线电压高于隧穿电压，因此，该存储单元M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储单元M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储单元M1至M4中的选定存储单元的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储单元M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。
图2分别示出了3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串100分别包括各自的沟道柱110，以及公共的第一导体层121、第二导体层122和第三导体层123。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构120。在图中未示出绝缘层。
存储串110的内部结构如图1b所示，在此不再进行详细说明。在存储串110的中间部分，第一导体层121与存储串110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储单元M1至M4。在存储串110的两端，第二导体层122和第三导体层123与存储串110内部的沟道层111和栅介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。
沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个存储串110的第一端共同连接至同一条位线(即BL1-BL4之一)，第二端共同连接至衬底410，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)102分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
地选择晶体管Q2的栅极导体连接成一体。如果地选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3示出了本发明实施例的3D存储器件的制造方法的流程图；图4A至图4M示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。
在步骤S302中，在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的第一绝缘层和第一牺牲层。
在图4A所示的半导体结构的截面图中，半导体结构400a具有衬底410，衬底410的材料例如为硅。在衬底410上形成第一叠层结构420。第一叠层结构420交替堆叠的多个第一绝缘层421和多个第一牺牲层422，牺牲层422将在后续栅极形成工艺中被替换成导体层。在本实施例中，第一绝缘层421例如由氧化硅组成，第一牺牲层422例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底410上交替沉积氧化硅和氮化硅。
在步骤S304中，形成贯穿第一叠层结构的沟槽，所述沟槽延伸至所述衬底内部。
在图4B-图4D所示例的半导体结构的截面图示意了本步骤的过程，首先在半导体结构400a的表面形成第一硬掩膜层430，从而形成半导体结构400b。在此第一硬掩膜层430可包括非晶碳层(例如，图案掩膜层APFM(A-C))和介质抗反射层(例如，氮氧化硅(SiON)层)。然而可以理解，第一硬掩膜层430可以选择其他的材料。第一硬掩膜层430的层数也可以变化，例如第一硬掩膜层430可只有一层或者多于一层。
然后，在半导体结构400b的表面覆盖第一光阻层440，通过对所述第一光阻层440进行曝光刻蚀，形成所需的第一光阻图案，得到半导体结构400c，其中，所述第一光阻层440包括光刻胶涂层(Photo Resist Coating，PR)和/或底部抗反射涂层(Bottom Anti-Reflection Coating)；之后，在半导体结构400c上借助第一光阻图案刻蚀第一硬掩膜层430和第一叠层结构420以形成所述沟槽401，所述沟槽401延伸至衬底401，形成第一深度的硅槽，得到半导体结构400d。
在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WET Clean)。
在步骤S306中，在所述沟槽内形成具有平坦表面的半导体层。
在图4E-图4G所示例的半导体结构的截面图示意了本步骤的过程，首先，在所述沟槽401内形成半导体层402。其中，所述半导体层402的表面与所述第一叠层结构420的表面齐平。具体地，在所述沟槽401内形成外延层，从而形成半导体结构400e。所述半导体层的材料例如是单晶硅、多晶硅。形成半导体层的方式可以例如是选择性外延生长(Selective Epitaxial Growth，SEG)。
在一个优选的实施例中，在所述沟槽401内沉积半导体材料，例如多晶硅，从而形成半导体结构400e。所述半导体层的材料例如是单晶硅、多晶硅。形成半导体层的方式可以例如是原子层沉积(Atomic Layer Deposition，ALD)。
然后，去除第一叠层结构420顶部的第一牺牲层422以暴露出具有平坦表面的半导体层402，得到半导体结构400f。
之后，在半导体结构400f上沉积氧化物，例如氧化硅，形成覆盖所述半导体层402的层间绝缘层，然后去除部分层间绝缘层使其表面平坦以及控制半导体层402延伸至层间绝缘层的高度，该层间绝缘层作为当前第一叠层结构420顶部的第一绝缘层421，得到半导体结构400g。去除部分层间绝缘层的方法可以例如是平坦化，例如化学机械研磨(CMP)。
在步骤S308中，在所述第一叠层结构上形成第二叠层结构，所述第二叠层结构包括交替堆叠的多个第二牺牲层和多个第二绝缘层。
在图4H所示的半导体结构的截面图中，在第一叠层结构420上形成第二叠层结构450。第二叠层结构450交替堆叠的多个第二绝缘层451和多个第二牺牲层452，牺牲层452将替换成导体层。在本实施例中，第二绝缘层451例如由氧化硅组成，第二牺牲层452例如由氮化硅组成，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在第一叠层结构420上交替沉积氮化硅和氧化硅。
如图4H所示，第一叠层结构420顶部的第一绝缘层421与第二叠层结构450底部的第二牺牲层452相接触。
在一个优选地实施例中，第一叠层结构420顶部的第一绝缘层421与第二叠层结构450底部的第二绝缘层451相接触。
在步骤S310中，形成贯穿第二叠层结构的沟道孔，所述沟道孔的底部延伸至所述半导体层内部。
在图4I-图4K所示例的半导体结构的截面图示意了本步骤的过程，首先在半导体结构400h的表面形成第二硬掩膜层460，从而形成半导体结构400i。在此第二硬掩膜层460可包括非晶碳层(例如，图案掩膜层APFM(A-C))和介质抗反射层(例如，氮氧化硅(SiON)层)。然而可以理解，第二硬掩膜层460可以选择其他的材料。第二硬掩膜层460的层数也可以变化，例如第二硬掩膜层460可只有一层或者多于两层。
然后，在半导体结构400i的表面覆盖第二光阻层470，通过对所述第二光阻层470进行曝光刻蚀，形成所需的第二光阻图案，得到半导体结构400j，其中，所述第二光阻层470包括光刻胶涂层(Photo Resist Coating，PR)和/或底部抗反射涂层(Bottom Anti-Reflection Coating)；之后，在半导体结构400c上借助第二光阻图案刻蚀第二硬掩膜层460和第二叠层结构450以形成所述沟道孔403，所述沟道孔403延伸至半导体层402，形成第二深度的凹槽，得到半导体结构400k。
在一个优选地实施例中，刻蚀后还进行干法去胶(Asher)和湿法清洗(WET Clean)。
所述沟道孔403底部的孔径小于所述半导体层402的孔径。
在步骤S312中，在所述沟道孔内形成沟道结构。
在图4L所示例的半导体结构的截面图中，例如，沟道孔403内还可沿着其侧壁以及底部形成阻挡绝缘层404、电荷俘获层405、隧穿绝缘层406、沟道层407以及填充层408，所选的材料可以是氧化物-氮化物-氧化物-多晶硅-氧化物(ONOPO)的单层和/或多层组合结构，但不限于此处提及的材料及组合方式。在一些实施例中，首先在沟道孔403内依次沉积ONOPO层，接着对沟道孔403底部的ONOPO结构进行刻蚀，直至露出半导体层402，然后去除表面的PO层，最后依次形成多晶硅层(P层)和氧化物填充层(O层)，并将沟道孔上部的氧化物填充层替换为多晶硅层，从而形成半导体结构400l。在一些实施例中，半导体层402被过刻蚀一定深度。
其中，所述沟道结构包括阻挡绝缘层404、电荷俘获层405、隧穿绝缘层406和沟道层407。在图4L的示例中，阻挡绝缘层404和隧穿绝缘层406的示例性材料为氧化硅，电荷俘获层405的示例性材料为氮化硅，形成氧化硅-氮化硅-氧化硅(ONO)结构；沟道层407示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡绝缘层404的材料可以包括高K氧化层；电荷俘获层405可以是浮置栅极结构，例如包括多晶硅材料；沟道层407的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。填充层408的示例性材料为氧化硅。
在步骤S314中，将第一叠层结构中的第一牺牲层替换成第一导体层，从而形成第三叠层结构；将第二叠层结构中的第一牺牲层替换成第二导体层以及第三导体层，从而形成第四叠层结构；其中，第一导体层与所述半导体层彼此隔离。
在图4M所示例的半导体结构的截面图中，第一叠层结构420中的第一牺牲层422被替换成第一导体层482，从而形成第三叠层结构480；第二叠层结构450中的第二牺牲层452被替换成第二导体层492以及第三导体层493，从而形成第四叠层结构490，第一导体层482与半导体层402彼此隔离。
其中，所述半导体层402与第一导体层482形成第一选择晶体管；所述沟道层407与多个第二导体层492形成多个存储晶体管，所述沟道层407与第三导体层493形成第二选择晶体管。
参考图4M所示，根据本发明一实施例的一种3D存储器件，包括衬底；位于所述衬底上的叠层结构，所述叠层结构包括交替堆叠的多个导体层和多个绝缘层；贯穿所述叠层结构的多个沟道结构；位于所述沟道结构下方且具有平坦表面的半导体层；所述沟道结构在所述半导体层上表面处的孔径小于所述半导体层上表面的孔径。
其中，所述沟道结构包括阻挡绝缘层404、电荷俘获层405、遂穿绝缘层406和沟道层407，所述沟道层407与所述半导体层402连通。
所述叠层结构包括第三叠层结构480和第四叠层结构490，其中，第三叠层结构480包括交替堆叠的第一绝缘层481和第一导体层482；第四叠层结构490包括交替堆叠的多个第二导体层492以及第三导体层493和多个第二绝缘层491。
所述半导体层402贯穿所述第三叠层结构480且延伸至所述衬底410内部。所述沟道结构的底部延伸至所述半导体层402内部。
所述第三叠层结构480顶部的第一绝缘层481与所述第四叠层结构490底部的第二导体层492相接触。
在一个优选地实施例中，所述第三叠层结构480顶部的第一绝缘层481与所述第四叠层结构490底部的第二绝缘层491相接触。
所述第一导体层482与所述半导体层402彼此隔离。
所述半导体层402与所述第三叠层结构480的第一导体层481形成第一选择晶体管。所述沟道层404与所述第四叠层结构490的第二导体层491形成存储晶体管；以及与所述第四叠层结构490的第三导体层493形成第二选择晶体管。
3D存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本发明的重点，在此不再展开描述。
在本发明的上下文中，三维存储器件可以是3D闪存，例如3DNAND闪存。
本发明提供的3D存储器件，在第一叠层结构内形成半导体层，然后在第一叠层结构上形成第二叠层结构以及在第二叠层结构内形成沟道结构，扩大了半导体层的工艺窗口，使半导体层具有更好的高度均一性和表面平整度，可以减少和避免电流泄漏，改善器件的电气性能。
进一步地，所述半导体层可以采用原子层沉积方式形成，代替了现有的选择性外延生长，降低了器件成本，提高了吞吐量。
图5a和5b分别示出根据现有技术的3D存储器件和根据本发明实施例的3D存储器件的局部放大图。
如图5a所示，在根据现有技术的3D存储器中，沟道孔403贯穿于多个绝缘层481和多个导体层482交替堆叠的叠层结构中，并延伸至衬底410内部。在沟道孔403的底部进行选择性外延生长形成半导体层402，然后在沟道孔403内形成沟道结构。由于选择性外延生长导致半导体层402的上表面凹凸不平，使得沟道结构与所述半导体层402的接触电阻增大，从而使得3D存储器的性能变差。同时，在根据现有技术的3D存储器中，半导体层402与第一导体层482形成第一选择晶体管。半导体层402的高度不统一，在衬底410和第一导体层482之间形成电流桥，从而使得3D存储器件失效。
如图5b所示，在根据本发明实施例的3D存储器中，每个所述半导体层402延伸至衬底410内部，同时，沟道孔403的底部延伸至所述半导体层402内部。所述半导体层402与第一导体层482形成第一选择晶体管。第一叠层结构顶部的第一绝缘层覆盖所述半导体层402。半导体层402的上表面平整，且可以控制半导体层402延伸至层间绝缘层的高度。在形成第二叠层结构之前刻蚀第一叠层结构形成沟槽401，在所述沟槽401内沉积半导体材料以形成半导体层402。当叠层结构的厚度不断增加后，无需刻蚀全部的叠层结构来形成沉积半导体层402的沟槽401，避免沟道孔403刻蚀等工艺的残留物致使半导体层402表面形成空位等不良影响，避免了半导体层402表面不平整的问题，从而提高3D存储器件的良率和可靠性。
同时，刻蚀第一叠层结构后形成的沟槽的特征尺寸工艺窗口较大，易于操作，使得半导体层402的高度统一，有利于工艺的实现和集成度的不断提高。
在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，某些步骤并非必须，因而可以省略，或者替换为其他步骤。
上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。