改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法。

背景技术：

闪存由于其具有高密度、低价格，以及电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前，浮栅型非易失性闪存依据其结构主要分为两种：etox闪存和分栅型闪存。这两者的主要差异在于编程/擦除方式和单元结构不同，etox闪存的编程/擦除方式为：沟道热电子注入/fn隧穿方式，分栅式闪存为：源端沟道热电子注入/场增强poly-to-polyfn隧穿方式；结构上etox闪存为叠栅式结构，而分栅型闪存为1.5t的分栅结构。

在相同技术节点上分栅式闪存单元与传统叠栅式闪存单元在尺寸上是可比拟的，但是由于分栅式闪存拥有更高的编程效率、更厚的隧穿介质薄膜带来的高可靠性、无过擦除问题和设计制造方面更加简单，分栅式结构在汽车电子、微程序控制器、智能卡和物联网方面的应用拥有巨大的市场前景。

对比工艺方面，分栅式闪存结构相比etox闪存多了选择管、擦除管，总计为4道多晶硅的结构，因此，为了定义不同多晶硅的图案，相应增加的多步多晶硅刻蚀导致有源区产生刻蚀损伤的风险也大大增加。虽然多晶硅对有源区表面的二氧化硅有很高的选择比，但是多步多晶硅总的干法刻蚀和湿法清洗量过多，如果不对刻蚀损伤高风险的有源区进行处理，该有源区表面的原有的二氧化硅薄膜将很容易被刻穿，造成有源区的刻蚀损伤，晶圆报废，造成巨大经济损失。

寻求基于分栅式闪存多步多晶硅刻蚀损伤的产生原因及位置，提出工艺优化方案来大大降低有源区刻蚀损伤的发生风险，提高整体工艺流程的稳定性，已成为本领域技术人员亟待解决的问题之一。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法。

技术实现要素：

本发明是针对现有技术中，现有多步多晶硅总的干法刻蚀和湿法清洗量过多，如果不对刻蚀损伤高风险的有源区进行处理，该有源区表面的原有的二氧化硅薄膜将很容易被刻穿，造成有源区的刻蚀损伤，晶圆报废，造成巨大经济损失等缺陷提供一种改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法。

为实现本发明之目的，本发明提供一种改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法，所述改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法，包括：

执行步骤s1：提供硅基衬，并在所述硅基衬底上形成用以作为功能器件的分栅闪存器件；

执行步骤s2：在所述分栅闪存器件之结构的制备过程中，形成用于侧墙结构的氮化硅层，并将后工序需要形成局部硅氧化的有源区暴露，除所述暴露的区域外，均由所述氮化硅层覆盖；

执行步骤s3：对所述氮化硅层进行干法刻蚀，以形成氮化硅侧墙结构，并同时对后工序需要形成局部硅氧化的有源区设置刻蚀凹槽；

执行步骤s4：对具有刻蚀凹槽的所述有源区之暴露的区域进行硅氧化工艺，以形成二氧化硅阻挡层；

执行步骤s5：将所述氮化硅侧墙结构去除，并进行后续多晶硅的生长与刻蚀工艺。

可选地，用于侧墙结构的氮化硅层采用化学气相沉积或炉管工艺生长而成。

可选地，对后工序需要形成局部硅氧化的有源区设置刻蚀凹槽，且所述刻蚀凹槽的深度范围为80～120埃。

可选地，所述刻蚀凹槽的深度为100埃。

可选地，所述硅氧化工艺是采用炉管干氧工艺。

可选地，通过所述硅氧化工艺所制备的二氧化硅阻挡层的厚度范围为360～490埃。

可选地，所述氮化硅侧墙结构采用选择性湿法清洗工艺去除。

可选地，所述选择性湿法清洗工艺为采用饱和磷酸溶液进行氮化硅侧墙结构之去除。

综上所述，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法能够有效避免分栅结构闪存中多步多晶硅刻蚀产生的有源区刻蚀损伤，提高整体工艺的稳定性。与此同时，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之工艺过程简单，可以方便的嵌入到现有工艺流程中，并大大降低有源区发生刻蚀损伤的风险，且符合fab的工艺技术要求，值得推广应用。

附图说明

图1所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之流程图；

图2(a)～2(d)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之阶段性结构示意图；

图3(a)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之局部硅氧化工艺后的tem图谱；

图3(b)～3(c)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法所形成的有源区无刻蚀损伤之sem图谱和tem图谱。

具体实施方式

为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。

闪存由于其具有高密度、低价格，以及电可编程，擦除的优点已被广泛作为非易失性记忆体应用的最优选择。目前，浮栅型非易失性闪存依据其结构主要分为两种：etox闪存和分栅型闪存。这两者的主要差异在于编程/擦除方式和单元结构不同，etox闪存的编程/擦除方式为：沟道热电子注入/fn隧穿方式，分栅式闪存为：源端沟道热电子注入/场增强poly-to-polyfn隧穿方式；结构上etox闪存为叠栅式结构，而分栅型闪存为1.5t的分栅结构。

在相同技术节点上分栅式闪存单元与传统叠栅式闪存单元在尺寸上是可比拟的，但是由于分栅式闪存拥有更高的编程效率、更厚的隧穿介质薄膜带来的高可靠性、无过擦除问题和设计制造方面更加简单，分栅式结构在汽车电子、微程序控制器、智能卡和物联网方面的应用拥有巨大的市场前景。

对比工艺方面，分栅式闪存结构相比etox闪存多了选择管、擦除管，总计为4道多晶硅的结构，因此，为了定义不同多晶硅的图案，相应增加的多步多晶硅刻蚀导致有源区产生刻蚀损伤的风险也大大增加。虽然多晶硅对有源区表面的二氧化硅有很高的选择比，但是多步多晶硅总的干法刻蚀和湿法清洗量过多，如果不对刻蚀损伤高风险的有源区进行处理，该有源区表面的原有的二氧化硅薄膜将很容易被刻穿，造成有源区的刻蚀损伤，晶圆报废，造成巨大经济损失。

寻求基于分栅式闪存多步多晶硅刻蚀损伤的产生原因及位置，提出工艺优化方案来大大降低有源区刻蚀损伤的发生风险，提高整体工艺流程的稳定性，已成为本领域技术人员亟待解决的问题之一。

请参阅图1，图1所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之流程图。所述改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法，包括：

执行步骤s1：提供硅基衬，并在所述硅基衬底上形成用以作为功能器件的分栅闪存器件；

执行步骤s2：在所述分栅闪存器件之结构的制备过程中，形成用于侧墙结构的氮化硅层，并将后工序需要形成局部硅氧化的有源区暴露，除所述暴露的区域外，均由所述氮化硅层覆盖；

执行步骤s3：对所述氮化硅层进行干法刻蚀，以形成氮化硅侧墙结构，并同时对后工序需要形成局部硅氧化的有源区设置刻蚀凹槽；

执行步骤s4：对具有刻蚀凹槽的所述有源区之暴露的区域进行硅氧化工艺，以形成二氧化硅阻挡层；

执行步骤s5：将所述氮化硅侧墙结构去除，并进行后续多晶硅的生长与刻蚀工艺。

为了更直观的揭露本发明之技术特征，凸显本发明之有益效果，现结合具体实施方式，对本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法进行工作原理和应用阐述。在具体实施方式中，所述各功能层的形成工艺、方法、结构性状、尺寸等仅为列举，不应视为对本发明技术方案的限制。

请参阅图2(a)～2(d)，并结合参阅图1，图2(a)～2(d)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之阶段性结构示意图。所述改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法，包括：

执行步骤s1：提供硅基衬11，并在所述硅基衬底11上形成用以作为功能器件的分栅闪存器件12；

作为本领域技术人员，容易理解的，在本发明中，作为功能器件的所述分栅闪存器件12可采用现有主流的cmos工艺制造完成。

执行步骤s2：在所述分栅闪存器件12之结构的制备过程中，形成用于侧墙结构的氮化硅层，并将后工序需要形成局部硅氧化的有源区暴露，除所述暴露的区域外，均由所述氮化硅层覆盖；

作为具体实施方式，用于侧墙结构的氮化硅层可采用化学气相沉积或炉管工艺生长而成。

执行步骤s3：对所述氮化硅层进行干法刻蚀，以形成氮化硅侧墙结构13，并同时对后工序需要形成局部硅氧化的有源区14设置刻蚀凹槽15；

作为本案之优选是实施方式，对后工序需要形成局部硅氧化的有源区14设置刻蚀凹槽15，且所述刻蚀凹槽15的深度范围为80～120埃。更优选地，所述刻蚀凹槽15的深度范围为100埃。

执行步骤s4：对具有刻蚀凹槽15的所述有源区14之暴露的区域进行硅氧化工艺，以形成二氧化硅阻挡层16；

其中，所述硅氧化工艺是采用炉管干氧工艺。通过所述硅氧化工艺所制备的二氧化硅阻挡层16的厚度范围为360～490埃。

执行步骤s5：将所述氮化硅侧墙结构13去除，并进行后续多晶硅(未图示)的生长与刻蚀工艺。

作为具体实施方式，所述氮化硅侧墙结构13采用选择性湿法清洗工艺去除。更具体地，所述选择性湿法清洗工艺为采用饱和磷酸溶液进行氮化硅侧墙结构13之去除。

作为本领域技术人员，容易理解地，本发明所述改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成之方法，通过所述氮化硅侧墙结构13对后续多步多晶硅刻蚀可能产生刻蚀损伤的有源区14先进行局部的硅氧化工艺，然后利用二氧化硅和多晶硅的高刻蚀选择比，可将所述二氧化硅阻挡层16作为多步多晶硅刻蚀的阻挡层，有效保护所述有源区14，降低所述有源区14产生刻蚀损伤的风险，同时所述氮化硅侧墙结构13可通过选择性湿法清洗工艺简便去除。

请参阅图3(a)，图3(b)～3(c)，图3(a)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之局部硅氧化工艺后的tem图谱。图3(b)～3(c)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法所形成的有源区无刻蚀损伤之sem图谱和tem图谱。图3(a)所示为通过所述硅氧化工艺所制备的二氧化硅阻挡层16的厚度为490埃。图3(b)～3(c)所示为本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法所形成的有源区无刻蚀损伤。

显然地，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法能够有效避免分栅结构闪存中多步多晶硅刻蚀产生的有源区14之刻蚀损伤，提高整体工艺的稳定性。与此同时，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之工艺过程简单，可以方便的嵌入到现有工艺流程中，并大大降低有源区发生刻蚀损伤的风险，且符合fab的工艺技术要求，值得推广应用。

综上所述，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法能够有效避免分栅结构闪存中多步多晶硅刻蚀产生的有源区刻蚀损伤，提高整体工艺的稳定性。与此同时，本发明改善分栅结构闪存多步多晶硅刻蚀损伤的工艺集成方法之工艺过程简单，可以方便的嵌入到现有工艺流程中，并大大降低有源区发生刻蚀损伤的风险，且符合fab的工艺技术要求，值得推广应用。

本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。