制造半导体器件的方法与流程

本公开涉及制造半导体器件的方法，更具体地，涉及制造包括至少一个鳍型场效应晶体管(finfet)的半导体器件的方法。

背景技术：

半导体器件的尺寸已经减小并且正在进一步减小，从而实现高度集成、高容量的半导体器件。随着各半导体器件的尺寸减小并且半导体器件之间的距离减小而增加半导体器件的集成度，每单位面积的半导体器件密度增大。然而，当具有二维结构的半导体器件的尺寸减小时，可能发生水平沟道长度减小的短沟道效应。为了防止短沟道效应，可以使用finfet。由于finfet的结构特性，finfet可以通过确保有效沟道长度而防止短沟道效应，并且finfet通过增大栅极宽度而增加工作电流的大小。

技术实现要素：

本公开提供了通过其可提高电特性和工艺效率的制造半导体器件的方法。

本发明构思的一些方面提供了一种制造半导体器件的方法。该方法可以包括在基板上形成鳍型结构、使用第一工艺在鳍型结构上形成具有第一厚度的界面膜、使用与第一工艺不同的第二工艺在界面膜上形成具有第二厚度的栅极电介质膜、以及使用与第一工艺和第二工艺不同的第三工艺使栅极电介质膜致密化。第二厚度可以大于第一厚度；换句话说，栅极电介质膜的厚度可以大于界面膜的厚度。在栅极电介质膜的致密化之后，界面膜的第一厚度可以不变。

本发明构思的一些方面提供了一种制造半导体器件的方法。该方法可以包括在其上形成鳍型结构的基板上形成多层电介质膜结构。多层电介质膜结构可以具有堆叠在其中的多个电介质膜。该方法还可以包括对基板执行氧等离子体处理、以及在已经经历了氧等离子体处理的多层电介质膜结构上形成栅极线。在执行氧等离子体处理期间，鳍型结构可以不被损耗。

本发明构思的一些方面提供了一种制造半导体器件的方法。该方法可以包括在基板上形成鳍型结构、在鳍型结构上形成源极/漏极区、在鳍型结构上形成具有第一厚度的第一硅氧化物膜、以及在第一硅氧化物膜上形成具有第二厚度的第二硅氧化物膜。第二厚度可以大于第一厚度。该方法还可以包括对基板执行等离子体处理、以及在鳍型结构上形成栅极线以使其沿交叉鳍型结构的方向延伸并面对源极/漏极区。

附图说明

本公开以及本发明构思在此公开的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：

图1a和1b是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的概念图；

图2是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的布局图；

图3是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的剖面透视图；

图4是根据本发明构思的一些实施方式的制造半导体器件的方法的流程图；

图5a至5g是根据本发明构思的一些实施方式的制造半导体器件的方法中的顺序阶段的剖视图；

图6是显示使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的特性的曲线图；

图7是根据本发明构思的一些实施方式的制造半导体器件的方法中使用的等离子体处理设备的示意图；以及

图8是包括使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的系统的框图。

具体实施方式

图1a和1b是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的概念图。

参照图1a，半导体器件1000可以包括存储单元阵列区域1010和围绕存储单元阵列区域1010的外围区域1020。

存储器件可以位于存储单元阵列区域1010中。存储器件可以是静态随机存取存储器(sram)、动态ram(dram)、磁ram(mram)、相变ram(pram)、电阻ram(rram)或闪存，但本公开不限于此。

驱动存储单元阵列区域1010中的存储器件的电路器件可以位于外围区域1020中。电路器件可以是读取电路或写入电路，但不限于此。

参照图1b，半导体器件1100可以包括逻辑(logic)区域1110和sram区域1120。

在一些实施方式中，使用这里描述的制造半导体器件的方法所制造的半导体器件100(图5g)可以位于逻辑区域1110中。虽然逻辑区域1110和sram区域1120被示出，但本公开不限于此。其中形成不同的存储器件(例如dram、mram、pram、rram或闪存)的区域可以与逻辑区域1110一起被包括在半导体器件1100中。

图2是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的布局图。图3是使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的剖面透视图。

参照图2和3，半导体器件100可以包括基板110，基板110包括沿第一方向(即x方向)延伸的鳍型有源区fa。鳍型有源区fa的底部的水平在图3中用虚线bl标记。

基板110可以包括诸如硅(si)或锗(ge)的半导体，或者诸如sige、sic、gaas、inas或inp的化合物半导体。在一些实施方式中，基板110可以包括iii-v族材料和iv族材料当中的至少一种。iii-v族材料可以是包含至少一种iii族元素和至少一种v族元素的化合物。

作为一示例，iii-v族材料可以是包含铟(in)、镓(ga)和铝(al)当中的至少一种元素作为iii族元素以及砷(as)、磷(p)和锑(sb)当中的至少一种元素作为v族元素的化合物。例如，iii-v族材料可以选自inp、inzga1-zas(0≤z≤1)和alzga1-zas(0≤z≤1)。

iv族材料可以是si或ge。然而，在根据本发明构思的实施方式的半导体器件中可使用的iii-v族材料和iv族材料不限于这里明确叙述的材料。iii-v族材料和诸如ge的iv族材料可以作为用于低功率高速度晶体管的沟道材料使用。高性能互补金属氧化物半导体(cmos)可以使用包括可具有比si基板高的电子迁移率的iii-v族材料(例如gaas)的半导体基板以及包括可具有比si基板高的空穴迁移率的半导体材料(例如ge)的半导体基板而形成。

在一些实施方式中，当n沟道mos(nmos)晶体管形成在基板110上时，基板110可以包括上述iii-v族材料中的一种。在另外的实施方式中，当p沟道mos(pmos)晶体管形成在基板110上时，基板110可以至少部分地包括ge。在另外的实施方式中，基板110可以具有绝缘体上硅(soi)结构。基板110可以包括导电区域，例如杂质掺杂阱或杂质掺杂结构。

鳍型有源区fa的下侧壁可以被基板110上的隔离膜112覆盖。鳍型有源区fa可以在垂直于基板110的主表面(即x-y平面)的第三方向(即z方向)上以鳍型结构突出超过隔离膜112。

界面膜116、栅极电介质膜118和栅极线gl可以在基板110上在鳍型有源区fa上沿交叉第一方向(即x方向)的第二方向(即y方向)延伸。

栅极电介质膜118和栅极线gl可以延伸以覆盖鳍型有源区fa的顶部和彼此相反的侧壁以及隔离膜112的顶部。晶体管tr可以形成在鳍型有源区fa与栅极线gl之间的交叉处。晶体管tr可以形成为三维场效应晶体管(fet)，其中沟道形成为跨越鳍型有源区fa的顶部和彼此相反的侧壁。

界面膜116、栅极电介质膜118和栅极线gl可以每个具有彼此相反的侧壁。界面膜116、栅极电介质膜118和栅极线gl的彼此相反的侧壁的每个可以被栅极绝缘间隔物124覆盖。覆盖界面膜116、栅极电介质膜118和栅极线gl的彼此相反的侧壁的栅极绝缘间隔物124可以不直接接触界面膜116、栅极电介质膜118和栅极线gl中的一个或更多个。在一些实施方式中，栅极绝缘间隔物124可以在栅极线gl的侧壁处与栅极电介质膜118接触，并包括覆盖栅极线gl的侧壁的材料，例如硅氮化物膜。

界面膜116可以通过氧化鳍型有源区fa的暴露表面而获得。界面膜116可以防止鳍型有源区fa与栅极电介质膜118之间的不良界面。在一些实施方式中，界面膜116可以包括低k电介质膜，例如硅氧化物层、硅氮氧化物膜或其组合。在另外的实施方式中，界面膜116可以包括硅酸盐或硅酸盐与上述低k电介质膜的组合。在另外的实施方式中，界面膜116可以被称为下电介质膜。

栅极电介质膜118可以包括硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜高的介电常数的材料。在一些实施方式中，栅极电介质膜和界面膜由相同的材料形成。栅极电介质膜118可以使用原子层沉积(ald)、化学气相沉积(cvd)或物理气相沉积(pvd)被形成，但本公开不限于此。在一些实施方式中，栅极电介质膜118可以被称为上电介质膜。

栅极线gl可以沿交叉鳍型有源区fa的方向在栅极电介质膜118上延伸，以覆盖鳍型有源区fa的顶部和彼此相反的侧壁。栅极线gl可以包括第一含金属层mga和第二含金属层mgb。

第一含金属层mga可以控制功函数。第二含金属层mgb可以填充第一含金属层mga的上部处的空间。在一些实施方式中，第一含金属层mga可以包括钛(ti)、钽(ta)、铝(al)和包括其组合的金属。在一些实施方式中，第一含金属层mga可以包括单个膜或多个膜。

第二含金属层mgb可以包括上功函数控制膜、导电阻挡膜、间隙填充金属膜或其组合。上功函数控制膜可以包括tial、tialc、tialn、tic、tac、hfsi或其组合，但本公开不限于此。导电阻挡膜可以包括金属氮化物膜，例如tin、tan或其组合，但本公开不限于此。间隙填充金属膜可以形成为填充留在导电阻挡膜上的栅极空间。间隙填充金属膜可以包括钨(w)。上功函数控制膜、导电阻挡膜和间隙填充金属膜可以使用ald、cvd或pvd形成。在一些实施方式中，上功函数控制膜、导电阻挡膜和间隙填充金属膜当中的至少一个膜可以被省略。

源极/漏极区120可以在鳍型有源区fa上形成在栅极线gl的每一侧。源极/漏极区120可以包括在鳍型有源区fa上外延生长的半导体层。在一些实施方式中，源极/漏极区120可以具有包括外延生长的sige层的嵌入的sige结构。sige层可以具有不同的ge含量。在另外的实施方式中，源极/漏极区120可以包括外延生长的si层或外延生长的sic层。

栅极间绝缘膜132可以形成在栅极线gl之间。栅极间绝缘膜132可以形成在两个相邻的栅极线gl之间，并且可以覆盖源极/漏极区120。栅极间绝缘膜132可以包括硅氧化物膜，但本公开不限于此。

在栅极电介质膜118使用ald形成之后，可以根据本公开的发明构思的一些实施方式执行致密化。使用ald形成的栅极电介质膜118可能不致密并且可能具有会很多的缺陷。具体地，使用ald形成的栅极电介质膜118可能由于不良的界面特性而导致泄漏电流。因此，当使用ald形成的栅极电介质膜118使用根据本发明构思的一些实施方式的致密化被致密化时，可以形成具有改善的界面特性的栅极电介质膜118。此外，可以使用低温等离子体对其上已经形成界面膜116和栅极电介质膜118的基板110执行致密化，因此，可以形成具有致密结构的栅极电介质膜118，同时抑制、减少或最小化形成包括在基板110中的鳍型结构的si的消耗。

根据本发明构思的一些实施方式，可以实现通过其提高电特性和工艺效率的制造半导体器件的方法。

图4是根据本发明构思的一些实施方式的制造半导体器件的方法的流程图。

参照图4，该方法包括在操作s100中在基板上形成鳍型结构、在操作s200中使用第一工艺在鳍型结构上形成具有第一厚度的界面膜、在操作s300中使用与第一工艺不同的第二工艺在界面膜上形成具有大于第一厚度的第二厚度的栅极电介质膜、以及在操作s400中使用与第一工艺和第二工艺不同的第三工艺使栅极电介质膜致密化。

如这里所讨论地，期望减小半导体器件的尺寸，从而实现高度集成高容量的半导体器件。随着各半导体器件的尺寸减小并且半导体器件之间的距离减小而增加半导体器件的集成度，可以增加半导体器件的密度。然而，当具有二维结构的半导体器件的尺寸减小时，可能发生水平沟道长度减小的短沟道效应。为了防止短沟道效应，可以使用鳍型场效应晶体管(finfet)。由于finfet的结构特性，finfet可以通过确保有效沟道长度而防止短沟道效应，并且finfet可以通过增大栅极宽度而增加工作电流的大小。

然而，随着形成finfet的鳍型结构的尺寸减小，部分地为了实现高度集成的器件，期望用于抑制鳍型结构的损耗并改善栅极电介质膜的特性的半导体制造方法，因为这会从而提高半导体器件的电特性。

本发明构思涉及使用低温等离子体处理从而抑制鳍型结构的损耗并使栅极电介质膜致密化的制造半导体器件的方法。下面将参照图5a至5g详细描述包括操作s100至s400的示例方法。

图5a至5g是根据本发明构思的一些实施方式的制造半导体器件的方法中的顺序阶段的剖视图。

详细地，沿着图2中的线x-x'截取的顺序阶段的剖视图在长短虚线的左侧示出，沿着图2中的线y-y'截取的顺序阶段的剖视图在长短虚线的右侧示出。

参照图5a，可以准备基板110。基板110的类型和材料与上述那些相同，因而这里将省略其详细描述。在一些实施方式中，基板110可以具有预定的mos区域，例如pmos区域或nmos区域。

基板110可以被部分地蚀刻以形成鳍型有源区fa，鳍型有源区fa可以在第三方向(即z方向)上突出超过基板110的主表面(即x-y平面)，并且可以沿第一方向(即x方向)延伸。鳍型有源区fa的底部的水平用虚线bl标记。

在一些实施方式中，图5a所示的基板110的部分可以是用于形成pmos晶体管或nmos晶体管的区域。根据将在其中形成的mos晶体管的沟道类型，鳍型有源区fa可以包括p型或n型杂质扩散区(未示出)。

覆盖鳍型有源区fa的绝缘膜可以形成在基板110上，然后可以被回蚀刻以形成隔离膜112。鳍型有源区fa可以突出超过隔离膜112，因而可以被暴露或部分地暴露，如在图5a的右侧(y-y')最佳所见。

隔离膜112可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜或其组合。隔离膜112可以包括含热氧化膜的绝缘衬垫(未示出)以及形成在绝缘衬垫上的掩埋绝缘膜(未示出)。

参照图5b，虚设栅极结构dgs可以形成在鳍型有源区fa上以延伸跨过鳍型有源区fa。

虚设栅极结构dgs可以包括可顺序地堆叠在鳍型有源区fa上的虚设栅极电介质膜d114、虚设栅极线d116和虚设栅极盖层d118。在一些实施方式中，虚设栅极电介质膜d114可以包括硅氧化物膜。虚设栅极线d116可以包括多晶硅。虚设栅极盖层d118可以包括硅氧化物膜、硅氮化物膜和硅氮氧化物膜当中的至少一种膜。

此后，栅极绝缘间隔物124可以在虚设栅极结构dgs的彼此相反的侧壁的每个处形成。栅极绝缘间隔物124可以包括覆盖虚设栅极结构dgs的每个侧壁的硅氮化物膜。可以使用ald、cvd或pvd来形成栅极绝缘间隔物124。

此后，源极/漏极区120可以通过使用外延生长在已暴露于虚设栅极结构dgs的每侧处的鳍型有源区fa上形成半导体层而形成。源极/漏极区120可以具有比鳍型有源区fa高的顶部水平。

虽然未示出，但是源极/漏极区120可以具有特定的剖面形状。例如，源极/漏极区120沿着y-z平面截取的剖面可以具有诸如四边形、五边形或六边形的多边形、圆形或椭圆形的形状，然而本公开不限于这些形状。

源极/漏极区120可以包括杂质掺杂半导体层。在一些实施方式中，源极/漏极区120可以包括杂质掺杂si、sige或sic。

此后，栅极间绝缘膜132可以被形成以覆盖源极/漏极区120、虚设栅极结构dgs和栅极绝缘间隔物124。

在一些实施方式中，以足够的厚度覆盖源极/漏极区120、虚设栅极结构dgs和栅极绝缘间隔物124的绝缘膜可以被形成。此后，包括绝缘膜的所得结构可以被平坦化以暴露虚设栅极结构dgs，从而可以形成具有平坦化的顶部的栅极间绝缘膜132。

参照图5c，栅极孔gh可以通过去除经栅极间绝缘膜132暴露的(图5b的)虚设栅极结构dgs而形成。

栅极绝缘间隔物124和鳍型有源区fa可以通过栅极孔gh被暴露。

湿蚀刻可以用于去除(图5b的)虚设栅极结构dgs。为了执行湿蚀刻，可以使用包括hno3、稀释的氟酸(dhf)、nh4oh、四甲基氢氧化铵(tmah)、koh或其组合的蚀刻剂，但本公开不限于此。

随着(图5b的)虚设栅极结构dgs在被执行以去除(图5b的)虚设栅极结构dgs的湿蚀刻期间被蚀刻剂去除，栅极绝缘间隔物124可以暴露于蚀刻剂。栅极绝缘间隔物124可以由对用于去除(图5b的)虚设栅极结构dgs的蚀刻剂具有相对高的抵抗力的材料形成。

参照图5d，界面膜116和栅极电介质膜118可以被顺序形成以填充栅极孔gh。

形成界面膜116的工艺可以包括部分地氧化暴露在栅极孔gh中的鳍型有源区fa的工艺。界面膜116可以防止形成在其上的栅极电介质膜118与形成在其之下的鳍型有源区fa之间的界面故障。在一些实施方式中，界面膜116可以包括硅氧化物膜、硅氮氧化物膜、硅酸盐膜或其组合。

栅极电介质膜118可以形成为覆盖(例如共形地覆盖)界面膜116的顶部、栅极绝缘间隔物124的侧壁和栅极间绝缘膜132的顶部。

栅极电介质膜118可以包括硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜高的介电常数的材料。例如，栅极电介质膜118可以具有约10到约25的介电常数。

栅极电介质膜118可以沿着界面膜116的顶部和栅极孔gh的侧面形成。栅极电介质膜118可以具有均匀的厚度，即第二厚度118t。在一些实施方式中，界面膜116的第一厚度116t可以小于栅极电介质膜118的第二厚度118t。

界面膜116可以使用热氧化形成，栅极电介质膜118可以使用ald形成。此时，用于热氧化的工艺温度可以高于用于ald的工艺温度。

详细地，使用ald形成栅极电介质膜118可以在约200℃到约800℃的温度下执行。可以首先提供硅前体。单个硅层可以通过硅前体沿着界面膜116的顶部、栅极绝缘间隔物124的侧壁和栅极间绝缘膜132的顶部形成。可以执行吹扫以去除未结合到界面膜116的顶部、栅极绝缘间隔物124的侧壁和栅极间绝缘膜132的顶部的硅前体残留物。在吹扫之后，单个硅层可以被氧化。可以提供氧前体以通过氧化单个硅层而形成硅氧化物膜。在单个硅层被氧化成硅氧化物膜之后，可以执行吹扫以去除氧前体。这些工艺完成使用ald产生硅氧化物膜的循环。该循环可以被重复地执行，使得包括硅氧化物膜的栅极电介质膜118具有期望的厚度。

使用ald形成的栅极电介质膜118沿着界面膜116的顶部、栅极绝缘间隔物124的侧壁和栅极间绝缘膜132的顶部形成(例如共形地形成)。可以在ald期间提供si源，因此，栅极电介质膜118可以形成为具有均匀的第二厚度118t，并且可以防止鳍型结构的损耗。

参照图5e，栅极电介质膜118可以通过致密化工艺dp被致密化。致密化工艺dp可以氧化沿着界面膜116的顶部、栅极绝缘间隔物124的侧壁和栅极间绝缘膜132的顶部形成的栅极电介质膜118。换言之，当栅极电介质膜118包括硅氧化物膜时，硅氧化物膜可以通过致密化工艺dp被再氧化。

如上所述，在使用ald形成具有期望厚度的栅极电介质膜118之后，可以执行致密化工艺dp。使用ald形成的栅极电介质膜118可能不致密并且可能具有会很多的缺陷。具体地，使用ald形成的栅极电介质膜118可能由于不良的界面特性而导致泄漏电流。因此，当使用ald形成的栅极电介质膜118通过致密化工艺dp被氧化时，可以形成具有改善的界面特性的栅极电介质膜118。

致密化工艺dp可以通过等离子体处理来执行。因为诸如热氧化的高温处理涉及包括在鳍型结构中的si的氧化，所以高温处理会导致鳍型结构的损耗。这可能导致其中鳍型结构的尺寸随着高度集成而减小的半导体器件的特性的劣化。然而，当使用低温等离子体对其上已经形成栅极电介质膜118的基板110执行致密化工艺dp时，可以抑制、减少或最小化形成包括在基板110中的鳍型结构的si的消耗，并且栅极电介质膜118可以具有致密结构或更致密的结构。

在等离子体处理作为致密化工艺dp被执行之后，栅极电介质膜118的氧化程度可以增加，并且形成栅极电介质膜118的si原子和氧(o)原子之间的应变可以减小。换言之，可以使栅极电介质膜118致密化。

此外，致密化工艺dp之后的界面膜116的第一厚度116t可以与致密化工艺dp之前的界面膜116的第一厚度116t基本相同。换言之，致密化工艺dp之后的鳍型结构的高度fh也可以与致密化工艺dp之前的鳍型结构的高度fh相同。这可以是因为在作为致密化工艺dp执行的等离子体处理期间的温度低于用于形成界面膜116的热氧化期间的温度。

下面将参照图6详细描述致密化工艺dp之后的栅极电介质膜118的特性。下面还将参照图7详细描述用于执行等离子体处理的等离子体处理设备。

参照图5f，栅极线gl可以形成为填充(图5d的)栅极孔gh。

栅极线gl可以顺序地包括第一含金属层mga和第二含金属层mgb。在一些实施方式中，第一含金属层mga和第二含金属层mgb可以使用ald、金属有机ald(moald)或金属有机cvd(mocvd)形成，但本发明构思不限于此。因为栅极线gl包括金属，所以栅极线gl可以被称为金属栅极结构。

参照图5g，可以通过对图5f的所得结构执行平坦化而去除不必要的部分，使得栅极线gl和栅极电介质膜118被分离成留在(图5d的)各栅极孔gh中的栅极线gl和留在(图5d的)各栅极孔gh中的栅极电介质膜118。

作为平坦化的结果，栅极绝缘间隔物124和栅极间绝缘膜132可以从其顶部被消耗预定的厚度，使得栅极绝缘间隔物124和栅极间绝缘膜132的垂直厚度(即在第三方向(即z方向)上的尺寸)可以减小，并且栅极电介质膜118、栅极绝缘间隔物124和栅极间绝缘膜132的顶部(例如顶表面)可以暴露在每个栅极线gl的顶部周围。换句话说，栅极线gl、栅极电介质膜118、栅极绝缘间隔物124和栅极间绝缘膜132的顶表面可以都距离鳍型有源区fa的底部的水平(例如图5g中的标记线bl)相同距离。平坦化可以是回蚀刻工艺或化学机械抛光(cmp)工艺。

当使用根据本发明构思的一些实施方式的制造半导体器件的方法时，可以制造包括具有提高的电特性和工艺效率的finfet的半导体器件。

图6是显示使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的特性的曲线图。

图6显示了当已经经历了(图5e的)致密化工艺dp的(图5e的)栅极电介质膜118浸入dhf溶液中时，界面再氧化厚度与湿蚀刻量之间的关系。

与已经经历了作为致密化工艺的热氧化的栅极电介质膜相比，已经经历了根据本发明构思的一些实施方式的作为(图5e的)致密化工艺dp的等离子体处理的(图5e的)栅极电介质膜118在dhf溶液中表现出恒定的湿蚀刻量和受到抑制的界面生长。此外，因为等离子体处理可以在比热氧化低的温度下执行，所以相对于相同的界面再氧化厚度，可以抑制、减少或最小化湿蚀刻量。

图7是根据本发明构思的一些实施方式的制造半导体器件的方法中使用的等离子体处理设备的示意图。

参照图7，等离子体处理设备500包括工艺室510、基板110附接到其的基板固定件520、以及真空泵系统550。基板110可以如本文其他地方所述。工艺室510可以配置为便于在工艺区域545中产生等离子体。电离的气体或者工艺气体的混合物可以通过气体分配系统540被注入。工艺气体可以通过将含氧气体注入到惰性气体中而被提供。惰性气体可以是氦气(he)，含氧气体可以是o2或n2o。工艺气体中o2/(he+o2)的值或比率可以使用气体分配系统540被调节至最大值0.5。为了工艺气体的流动，处理压力可以使用真空泵系统550来控制。

基板110可以使用夹具系统528被附接到基板固定件520。基板固定件520可以包括配置为控制基板固定件520和基板110的温度的加热/冷却系统(未示出)。

热传递材料可以使用背部控制系统526被传送到基板110的背部，从而增加基板110与基板固定件520之间的热传导。可以在需要控制基板110的温度时使用背部控制系统526。

基板固定件520可以包括下电极522。射频(rf)功率可以通过下电极522被提供到工艺区域545中的等离子体。例如，基板固定件520可以在通过阻抗匹配网络532从rf发生器530接收rf功率时以rf电压被电偏置。rf偏置可以产生并保持等离子体。等离子体可以包括氧自由基。在使用气体分配系统540提供的工艺气体中，氧自由基可以由例如o2或n2o的含氧气体产生。

等离子体可以使用远程氧等离子体方法或直接氧等离子体方法产生。rf电压下的下电极522的电偏置可以使用偏置信号控制器531进行脉冲输送。rf功率以不同的频率施加到下电极522。阻抗匹配网络532可以通过降低反射功率而增强向工艺室510中的等离子体供应rf功率。

控制器555可以监控等离子体处理设备500的输出并且产生足以传输并激活等离子体处理设备500的输入的控制电压。控制器555可以连接到背部控制系统526、夹具系统528、rf发生器530、偏置信号控制器531、阻抗匹配网络532、气体分配系统540和真空泵系统550并交换数据。

等离子体处理设备500还可以包括上电极570。来自上rf发生器572的rf功率可以通过上阻抗匹配网络574耦合到上电极570。

等离子体处理设备500还可以包括工艺温度控制器590。在执行(图5e的)致密化工艺dp时，等离子体处理设备500可以使用工艺温度控制器590将工艺区域545的工艺温度调节到约300℃到约700℃。因为该工艺温度足够低以阻止在基板110中发生热氧化，所以形成在基板110上的鳍型结构中的si消耗在使(图5e的)栅极电介质膜118致密化的同时被抑制、减少或最小化。结果，可以制造具有提高的电特性的半导体器件。

图8是包括使用根据本发明构思的一些实施方式的制造半导体器件的方法所制造的半导体器件的系统的框图。

参照图8，系统2000可以包括控制器2010、输入/输出(i/o)装置2020、存储器件2030、接口2040和总线2050。

系统2000可以是移动系统或用于发送和/或接收信息的系统。在一些实施方式中，移动系统可以是便携式计算机、网络平板电脑、移动电话、数字音乐播放器或存储卡，但本公开不限于这样的系统。

控制器2010可以控制系统2000中的可执行程序。控制器2010可以包括微处理器、数字信号处理器、微控制器等。

i/o装置2020可以用于向系统2000输入和/或从系统2000输出数据。通过i/o装置2020，系统2000可以连接到例如个人计算机或网络的外部设备并且可以与例如个人计算机或网络的外部设备交换数据。i/o装置2020可以是触摸板、键盘或显示器。

存储器件2030可以存储数据，包括用于控制器2010的操作的数据和/或已经或可由控制器2010处理的其他数据。存储器件2030可以包括使用根据本公开的发明构思的制造半导体器件的方法所制造的(图5g的)半导体器件100。

接口2040可以是系统2000与外部设备之间的数据传输通道。控制器2010、i/o装置2020、存储器件2030和接口2040可以通过总线2050彼此通信。

虽然已经参照本发明构思的示例实施方式具体显示并描述了本发明构思，但是将理解，可以在其中进行在形式和细节上的各种改变而不背离所附权利要求的范围。

本申请要求享有2018年1月31日在韩国知识产权局提交的韩国专利申请第10-2018-0012344号的权益，其公开为了全部目的通过引用全文在此合并。