三维存储器的制作方法

本实用新型主要涉及半导体器件，尤其涉及一种三维存储器。

背景技术：

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的控制栅引出接触部。这些控制栅作为存储阵列的字线，执行编程、擦写、读取等操作。

阶梯区典型地使用单向的阶梯结构。随着三维存储器层数的增加，单向阶梯的结构导致阶梯区的面积增加以及制作成本急剧上升。为此提出了一种分区阶梯结构(staircase divide Scheme，SDS)区，通过在垂直于阶梯方向的分区设计，可以将阶梯区的面积减半，实现成本的降低。

目前为了实现分区，需要使用2次光刻和2个光掩模。

技术实现要素：

本实用新型提供一种三维存储器，可以在形成分区时降低光刻的次数和光掩模的数量。

本实用新型为解决上述技术问题而采用的技术方案是提供一种三维存储器，包括核心区和阶梯区，所述阶梯区具有顶部选择区和分区阶梯结构区，所述顶部选择区和所述分区阶梯结构区具有高度相同的第一阶梯，且具有高度相同的第二阶梯；其中在所述顶部选择区，所述第一阶梯高于所述第二阶梯且比所述第二阶梯更靠近所述核心区；在所述分区阶梯结构区，所述第一阶梯高于所述第二阶梯且比所述第二阶梯更远离所述顶部选择区。

在本实用新型的一实施例中，所述阶梯区包括多个分离的所述分区阶梯结构区。

在本实用新型的一实施例中，所述第一阶梯和/或第二阶梯包括至少一对堆叠的栅极层和介质层。

在本实用新型的一实施例中，所述顶部选择区和所述分区阶梯结构区之间为低于所述第二阶梯的平面。

在本实用新型的一实施例中，所述分区阶梯结构区包括在第一方向上分布的多个分区，每个分区包括沿第二方向向远离所述顶部选择区的方向下降的多个阶梯，所述第一方向垂直于所述第二方向，所述第二方向为所述阶梯区的延伸方向。

在本实用新型的一实施例中，所述多个阶梯的各个阶梯包括至少一对堆叠的栅极层和介质层。

在本实用新型的一实施例中，所述栅极层与垂直于所述栅极层的接触部电连接。

在本实用新型的一实施例中，所述多个分区中相邻分区的高度差为一个阶梯的高度。

在本实用新型的一实施例中，阶梯区布置在所述核心区的一侧或者相对两侧。

在本实用新型的一实施例中，所述三维存储器为3D NAND闪存。

本实用新型由于采用以上技术方案，只需使用一个光掩模，进行一次光刻即可形成三维存储器的阶梯区的分区阶梯结构区，因此可以节省一次光刻步骤和一个光掩模，简化了三维存储器的制作工艺。

附图说明

为让本实用新型的上述目的、特征和优点能更明显易懂，以下结合附图对本实用新型的具体实施方式作详细说明，其中：

图1是三维存储器的存储阵列区域的俯视框图。

图2是图1中有关阶梯区的局部立体示意图。

图3A-3D是形成如图2所示的具有分区的阶梯区的示例性过程中的掩模图案。

图4A-4H是形成如图2所示的具有分区的阶梯区的示例性过程的剖面示意图。

图5A-5C是形成图2所示具有分区的阶梯区的示例性过程。

图6是根据本实用新型一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。

图7A、7B是根据本实用新型一实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。

图8A-8E是根据本实用新型一实施例的具有分区的阶梯区的示例性过程的剖面示意图。

图9A-9D是根据本实用新型一实施例的三维存储器制造方法中具有分区的阶梯区的示例性过程。

图10是根据本实用新型一实施例的三维存储器具有分区的阶梯区的俯视图。

具体实施方式

为让本实用新型的上述目的、特征和优点能更明显易懂，以下结合附图对本实用新型的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其它不同于在此描述的其它方式来实施，因此本实用新型不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

图1是三维存储器的存储阵列区域的俯视框图。参考图1所示，存储阵列区域100形成在衬底上，并具有对应存储单元的堆叠层。存储阵列区域包括核心(Core)区110和阶梯区120。阶梯区120进一步包括多个分离的分区阶梯结构(SDS)区122。核心区110的边缘与每个SDS区122的边缘分隔开预定距离。每个SDS区122的形状例如为长条型。这些分离的SDS区122可如图1 那样分布在核心区110的两侧，也可仅分布在核心区110的其中一侧。核心区 110的边缘具有N级阶梯，分离的SDS区在Y方向形成有N个分区(即在从 Y方向两个侧边朝向长条形中央方向形成N级阶梯)，其中N为大于等于2 的自然数，优选为3、4、6或8等。图2是图1中有关阶梯区的局部立体示意图。如图2所示为N等于6的示例。图2中左侧长条型的SDS区122a、122b 与右侧核心区(图2中未示)间隔开预定距离。每个SDS区为6分区结构，即在Y方向上形成6个阶梯。每个分区则在X方向上延伸，并朝远离核心区的方向下降。核心区的边缘的N级阶梯与Y方向的N个分区可采用同一个光掩模，通过修正(Trim)/刻蚀(Etch)工艺同步形成，因此长条形的分离的SDS区在四周均形成朝向中央的阶梯结构。

图3A-3D是形成图2所示具有分区的阶梯区的示例性过程中的掩模图案。图4A-4H是形成图2所示具有分区的阶梯区的示例性过程的剖面示意图。初始的半导体结构的立体图可参考图5A所示。参考图3A和4A所示，先使用第一光掩模进行光刻和刻蚀，在半导体结构400a上形成掩模图案30a。半导体结构400a具有堆叠层410。堆叠层410包括交替堆叠的第一材料层401和第二材料层402。第一材料层401可为栅极层或伪栅极层。第二材料层402可为介质层。如果将每对堆叠的第一材料层401和第二材料层402视为一个膜层，则堆叠层 410可包括多个膜层，例如第一膜层411、第二膜层412和第三膜层413等。第一至第三膜层均包括堆叠的栅极层和介质层，或者堆叠的伪栅极层和介质层。掩模图案30a仅覆盖堆叠层410的一部分，在图中为左侧区域。接着如图4B 所示，在半导体结构400b中使用掩模图案30a去除被暴露的第一膜层411，使之缩小为411a，形成初始阶梯S0。然后如图3B和图4C所示，在半导体结构 400c中修整掩模图案30a，使其向靠近核心区的方向(图4C中左方)缩小，成为掩模图案30b。然后如图4D所示，在半导体结构400d中使用修整后的掩模图案30b去除堆叠层的部分厚度，包括继续去除被暴露的第一膜层的一部分 411a，使之缩小为411b，从而在初始阶梯S0的位置形成第一阶梯S1，且去除被暴露的第二膜层412，使之缩小为412a，形成第二阶梯S2。到此步骤的半导体结构400d的立体图可参考图5B所示。

承上述，然后如图3C和图4E所示，使用第二光掩模进行光刻和刻蚀，在半导体结构400e上形成掩模图案30c。掩模图案30c仅覆盖堆叠层410的一部分，在图中为左侧的包含第一阶梯S1和第二阶梯S2的部分。接着如图4F所示，在半导体结构400f中使用掩模图案30c去除被暴露的第三膜层413，使之缩小为413a，形成另一初始阶梯S0’。然后如图3D和图4G所示，在半导体结构400g中修整掩模图案30c，使其向靠近核心区的方向(图4G中左方)缩小，成为掩模图案30d。然后如图4H所示，在半导体结构400h中使用修整后的掩模图案30d去除堆叠层的部分厚度，包括继续去除被暴露的第一膜层的一部分 411a，使之缩小为411b，从而在另一初始阶梯S0’的位置形成第三阶梯S3，且去除被暴露的第四膜层414，使之缩小为414a，形成第四阶梯S4。在这一过程中，在半导体结构的SDS区域也形成了多个不同阶梯的分区。到此步骤的半导体结构400h的立体图可参考图5C所示。

在形成图5C所示结构后，继续按照常规工艺进行修整/刻蚀，可以得到如图2所示的阶梯结构。

在上述过程中，需要2次光刻和2个光掩模分别形成图3A和图3C所示的掩模图案。期望进一步减少光刻次数和光掩模数量。

图6是根据本实用新型一实施例的三维存储器制造方法中形成具有分区的阶梯区的流程图。图7A、7B是根据本实用新型一实施例的形成具有分区的阶梯区的示例性过程中的掩模图案。图8A-8E是根据本实用新型一实施例的具有分区的阶梯区的示例性过程的剖面示意图。下面参考图6-8E所示描述本实施例的形成具有分区的阶梯区的流程。

在步骤602，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。从垂直方向看，阵列区可具有衬底和堆叠层。堆叠层可包括交替堆叠的栅极层(或伪栅极层)和介质层。

在图8A所示例的半导体结构的剖面图中，半导体结构800a可包括阶梯区，为简化起见，未示出半导体结构在水平方向上的其他区域，例如核心区。并且也未示出阶梯区在垂直方向上的其他层，例如衬底。阶梯区中的堆叠层810可包括交替堆叠的第一材料层801和第二材料层802。堆叠的对数取决于所制作的三维存储器件的层数(如32层或64层)。第一材料层801可为栅极层或伪栅极层。第二材料层802可为介质层。如果将每对堆叠的第一材料层801和第二材料层802视为一个膜层，则堆叠层410可包括多个膜层，例如第一膜层811、第二膜层812和第三膜层813等。第一至第三膜层811-813均包括堆叠的栅极层和介质层，或者堆叠的伪栅极层和介质层。半导体结构800a的立体图可参考图9A所示。

在本实用新型的实施例中，衬底典型的为含硅的衬底，例如Si、SOI(绝缘体上硅)、SiGe、Si:C等，尽管这并非限定。第一材料层801和第二材料层 802是氮化硅和氧化硅的组合、氧化硅与(未掺杂)多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等等。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底上交替沉积氮化硅(例如，第一材料层801)和氧化硅(例如，第二材料层802)，形成该堆叠层810。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的。

在步骤604，在阶梯区上形成掩模图案。

在此，掩模图案包括分离的第一掩模层和第二掩模层。可使用一个光掩模在半导体结构上形成掩模图案，光掩模具有对应第一掩模层的第一区域和对应第二掩模层的第二区域。

参考图7A和8B所示，掩模图案70a包括第一掩模层71a和第二掩模层 72a。第一掩模层71a和第二掩模层72a在其延伸方向上相互分离。在图8B的半导体结构800b中，第一掩模层71a覆盖堆叠层810的一部分，在图中为左侧区域。第二掩模层72a覆盖堆叠层810的另一部分，在图中为右侧中部区域。在本实用新型的实施例中，第二掩模层72a的数量是可以变化的。掩模图案70a 可包括多个第二掩模层72a，这些第二掩模层72a在平行于第一掩模层71a的第一边缘E1的方向相互分离。第一边缘E1为远离核心区的边缘。掩模图案可以为光阻材料。可通过在堆叠层810上覆盖完整的光阻层，然后可使用一个光掩模进行光刻后，进行刻蚀，得到如图7A和7B所示的掩模图案70a。在此，光掩模具有对应第一掩模层的第一区域和对应第二掩模层的第二区域，其图案实质上与图7A所示相似。

在步骤606，使用掩模图案去除堆叠层的预定厚度，而在第一掩模层的第一边缘和第二掩模层的四周形成初始阶梯。

在此，可在掩模图案保护下，去除堆叠层上裸露的部分第一膜层，从而在第一掩模层的第一边缘形成初始阶梯，且在第二掩模层的四周形成初始阶梯。

在图8C所示例的半导体结构800c的剖面图中，使用掩模图案70a的第一掩模层71a和第二掩模层72a去除堆叠层810的预定厚度，例如为一个膜层的厚度，从而去除堆叠层810上裸露的部分第一膜层811，使之缩小为811a。此时，在第一掩模层71a的第一边缘E1形成初始阶梯S0，且在第二掩模层72a 的四周形成初始阶梯S0。去除堆叠层810的部分第一膜层811的方式可以是刻蚀。到此步骤的半导体结构800c可以参考图9B所示，其中显示了缩小的第一膜层811a和初始阶梯S0。在图9B的示例中，使用了两个第二掩模层，形成了2个分区阶梯结构区SDS。

在步骤606，修整掩模图案，使第一掩模层的第一边缘向靠近核心区的方向缩小，且使第二掩模层从四周向中心缩小。

从此步骤开始，可使用典型的修整/刻蚀工艺来逐级形成阶梯结构。在此步骤中，可修整掩模图案，使之缩小一个阶梯的宽度，以便在露出的区域刻蚀新的阶梯结构。

如图7B和图8D所示，在半导体结构800d中修整掩模图案70a，使其向靠近核心区的方向(图8D中左方)缩小，成为掩模图案70b。第一掩模层71b 向靠近核心区的方向后退了一个阶梯的宽度，第二掩模层72b从四周向靠近其中心的方向后退了一个阶梯的宽度，从而露出缩小的第一膜层811a的一部分。

在步骤608，使用修整后的掩模图案所述堆叠层的预定厚度，而在所述第一掩模层的第一边缘和第二掩模层的四周形成第一阶梯，且在初始阶梯的位置形成的第二阶梯。

在此步骤中，可在修整后的掩模图案保护下，去除堆叠层上裸露的部分第一膜层和第二膜层，从而在第一掩模层的第一边缘和第二掩模层的四周形成第一阶梯，且在初始阶梯的位置形成的第二阶梯。

如图8E所示，在半导体结构800e中使用修整后的掩模图案70b去除堆叠层的部分厚度，包括继续去除被暴露的缩小后第一膜层811a的一部分，使之进一步缩小为811b，从而在第一掩模层71b的第一边缘E1和第二掩模层的四周形成第一阶梯S1。去除被暴露的第二膜层812，使之缩小为812a，从而在初始阶梯S0的位置形成的第二阶梯S2。到此步骤的半导体结构800e的立体图可参考图9C所示，其中显示了进一步缩小的第一膜层811b、缩小的第二膜层811a、第一阶梯S1和第二阶梯S2。在此可通过光刻来去除缩小后第一膜层811a的一部分以及被暴露的第二膜层812。

在上述的方法中，只需在步骤604使用一个光掩模，进行一次光刻，因此可以节省一次光刻步骤和一个光掩模，简化了三维存储器的制作工艺。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。例如在形成图8E和9C所示结构后，通过交替去除堆叠层的预定厚度和修整掩模图案，在第一掩模层的第一边缘的方向上形成多级阶梯。在此，可以按照常规工艺进行修整/刻蚀，得到如图9D所示的阶梯结构。在此参考本实施例所形成的半导体结构800F描述根据本实用新型一实施例的的三维存储器。三维存储器可包括核心区(图未示)和阶梯区。阶梯区可包括顶部选择区 TSG和2个分离的分区阶梯结构区SDS。顶部选择区TSG具有第一阶梯S1和第二阶梯S2，第一阶梯S1高于第二阶梯S2且比第二阶梯S2更靠近核心区。分区阶梯结构区SDS也具有第一阶梯S1和第二阶梯S2，第一阶梯S1高于第二阶梯S2且比第二阶梯S1更远离顶部选择区TSG。在此，分区阶梯结构区 SDS中的第一阶梯S1和第二阶梯S2仅指最高位置的阶梯。在此，顶部选择区 TSG和分区阶梯结构区SDS的第一阶梯S1高度相同，第二阶梯S2高度也相同。顶部选择区TSG和分区阶梯结构区SDS之间为低于第二阶梯S2的平面。因此，阶梯区从远离核心区的方向，高度先逐步下降，再逐步上升。

结合参考图9D和图10所示，在SDS区，在顶部选择区TSG的第一边缘 E1的延伸方向(图中Y方向)上，每个分区阶梯结构区SDS形成了高度不同的3分区，相邻分区之间的高度差为1个阶梯的高度。回到图9D所示，分区阶梯结构区SDS还可包括沿着X方向向远离顶部选择区TSG的方向下降的多个阶梯S。X方向和Y方向相互垂直。这些阶梯S的级数与三维存储器的层数有关。

在本实用新型的实施例中，第一阶梯S1和/或第二阶梯S2可包括一对或者多对堆叠的栅极层和介质层。在一些实施例中，第一阶梯S1和/或第二阶梯 S2中的栅极层的数量也可以是奇数，介质层也是如此。顶部选择区TSG的栅极层构成了顶部选择栅。

如前文所述，分区阶梯结构区SDS的数量是可以变化的，例如分区阶梯结构区SDS可以是一个，也可以多于2个。

三维存储器件的其他细节，例如存储阵列的结构、周边互连等，并非本实用新型的重点，在此不再展开描述。

在本实用新型的上下文中，三维存储器件可以是3D闪存，例如3D NAND 闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本实用新型已以较佳实施例揭示如上，然其并非用以限定本实用新型，任何本领域技术人员，在不脱离本实用新型的精神和范围内，当可作些许的修改和完善，因此本实用新型的保护范围当以权利要求书所界定的为准。