半导体器件及其制造方法与流程

本发明构思涉及半导体器件及其制造方法，更具体地，涉及包括在垂直方向上延伸的沟道结构的半导体器件及其制造方法。

背景技术：

随着存储器件的集成增加，代替具有传统平面晶体管结构的存储器件，正在开发具有垂直晶体管结构的存储器件。具有垂直晶体管结构的存储器件还可以包括在垂直方向上从衬底延伸的沟道结构。然而，随着存储器件的集成增加，用于制造所述存储器件的工艺变得越来越困难，因此，根据所述工艺制造的存储器件的电特性可能日益恶化。

技术实现要素：

本发明构思提供了一种具有优异电特性和大的集成度的半导体器件。

根据一些示例实施方式，一种半导体器件可以包括在衬底上在基本上垂直于衬底的顶表面的第一方向上的多个下栅电极、在所述多个下栅电极上在第一方向上的多个上栅电极、以及多个沟道结构，所述多个上栅电极在第一方向上彼此间隔开。所述多个沟道结构中的每个沟道结构可以在第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极。所述多个沟道结构中的每个沟道结构可以包括穿透所述多个下栅电极的下沟道结构、穿透所述多个上栅电极的上沟道结构、以及将下沟道结构互连到上沟道结构的落着焊盘。所述多个沟道结构中的第一沟道结构包括第一落着焊盘，第一落着焊盘在第一垂直高度处具有比第一沟道结构的第一下沟道结构的水平宽度充分地大的水平宽度。所述多个沟道结构中的最靠近第一沟道结构的第二沟道结构可以包括第二落着焊盘，该第二落着焊盘在第二垂直高度处具有比第二沟道结构的第二下沟道结构的水平宽度充分地大的水平宽度，该第二垂直高度低于第一垂直高度。

根据一些示例实施方式，一种半导体器件可以包括在衬底上在基本上垂直于衬底的顶表面的第一方向上的多个下栅电极、在第一方向上在所述多个下栅电极上的多个上栅电极、以及多个沟道结构，所述多个上栅电极在第一方向上彼此间隔开。所述多个沟道结构中的每个沟道结构可以在第一方向上既延伸穿过所述多个下栅电极又延伸穿过所述多个上栅电极。所述多个沟道结构中的每个沟道结构可以包括穿透所述多个下栅电极的下沟道结构、穿透所述多个上栅电极的上沟道结构、以及将下沟道结构互连到上沟道结构的落着焊盘。所述多个沟道结构中的第一沟道结构可以包括第一落着焊盘，第一落着焊盘在第一垂直高度处具有第一落着焊盘的最大水平宽度。所述多个沟道结构中的最靠近第一沟道结构的第二沟道结构可以包括第二落着焊盘，第二落着焊盘在充分地低于第一垂直高度的第二垂直高度处具有第二落着焊盘的最大水平宽度。

根据一些示例实施方式，一种半导体器件可以包括在基本上垂直于衬底的顶表面的第一方向上在衬底上的多个下栅电极、在第一方向上在所述多个下栅电极上的多个上栅电极、第一沟道结构和第二沟道结构，所述多个上栅电极在第一方向上彼此间隔开，第一沟道结构在第一方向上延伸并包括穿透下栅电极的第一下沟道结构、穿透上栅电极的第一上沟道结构、以及在第一下沟道结构和第一上沟道结构之间的第一落着焊盘，第二沟道结构在第一方向上延伸并且在平行于衬底的顶表面的第二方向上与第一沟道结构间隔开并且包括穿透下栅电极的第二下沟道结构、穿透上栅电极的第二上沟道结构、以及在第二下沟道结构和第二上沟道结构之间的第二落着焊盘。第一上沟道结构的底表面可以在第一垂直高度处接触第一落着焊盘，并且第二上沟道结构的底表面可以在充分地低于第一垂直高度的第二垂直高度处接触第二落着焊盘。

附图说明

通过以下结合附图的详细描述，将更清楚地理解本发明构思的示例实施方式，其中：

图1是根据一些示例实施方式的半导体器件的存储单元阵列的等效电路图；

图2是根据一些示例实施方式的半导体器件的代表性部件的平面图，图3是沿图2中的线iii-iii'截取的截面图，图4是图3中的部分cx1的放大截面图；图5a是在图3的第一高度处的水平截面图，图5b是在图3的第二高度处的水平截面图，图5c是在图3的第三高度处的水平截面图；

图6a、6b、6c和6d是根据一些示例实施方式的半导体器件中包括的栅极绝缘层的各种配置的截面图；

图7是根据一些示例实施方式的半导体器件的截面图，图8是图7的部分cx3的放大图；

图9是根据一些示例实施方式的半导体器件的截面图；

图10是根据一些示例实施方式的半导体器件的截面图；

图11是示出根据一些示例实施方式的半导体器件的典型配置的平面图，图12是沿着图11的线xiia-xiia'和线xiib-xiib'截取的截面图；

图13是根据一些示例实施方式的半导体器件的截面图；

图14是根据一些示例实施方式的半导体器件的截面图；和

图15、图16和图17、图18a、图18b和图18c以及图19、图20、图21和图22是顺序示出根据一些示例实施方式的制造半导体器件的方法的截面图。

具体实施方式

在下文中，将参考附图详细描述示例实施方式。

图1是根据一些示例实施方式的半导体器件的存储单元阵列mca的等效电路图，更具体地，图1是具有垂直沟道结构的垂直nand快闪存储器件的等效电路图。

参考图1，存储单元阵列mca可以包括在衬底(未示出)上在垂直方向(图1中的z方向)上布置的多个存储单元串ms。每个存储单元串ms可以包括串联连接的多个存储单元mc1、mc2、......、mcn-1和mcn、串选择晶体管sst和地选择晶体管gst，其中n是大于2的整数。存储单元mc1、mc2、......、mcn-1和mcn可以存储数据，并且多条字线wl1、wl2、......、wln-1和wln可以连接到存储单元mc1、mc2、......、mcn-1和mcn并且分别控制相应的存储单元mc1、mc2、......、mcn-1和mcn。

地选择晶体管gst的栅极端子可以连接到地选择线gsl，并且地选择晶体管gst的源极端子可以连接到公共源极线csl。串选择晶体管sst的栅极端子可以连接到串选择线ssl，串选择晶体管sst的源极端子可以连接到存储单元mcn的漏极端子，并且串选择晶体管sst的漏极端子sst可以连接到多条位线bl(bl1、bl2、......和blm)中的相应位线，其中m是大于2的整数。图1示出了每个存储单元串ms包括一个地选择晶体管gst和一个串选择晶体管sst的示例。在一些示例实施方式中，多个地选择晶体管gst和多个串选择晶体管sst可以布置在每个存储单元串ms中。

当通过串选择线ssl将信号施加到串选择晶体管sst的栅极端子时，可以将通过位线bl施加的信号提供给存储单元mc1、mc2、......、mcn-1和mcn，因此，可以执行数据写入操作。当通过地选择线gsl将信号施加到地选择晶体管gst的栅极端子时，可以执行用于擦除存储单元mc1、mc2、......、mcn-1和mcn的操作。

图2至图4和图5a至图5c是用于描述根据一些示例实施方式的半导体器件100的图。图2是根据一些示例实施方式的半导体器件100的代表性部件的平面图，图3是沿图2中的线iii-iii'截取的截面图，图4是图3中的部分cx1的放大截面图。图5a是在图3中的第一高度lv1处的水平截面图，图5b是在图3的第二高度lv2处的水平截面图，图5c是在图3的第三高度lv3处的水平截面图。

参考图2至图5c，半导体器件100可以包括设置在衬底110的存储单元区域mcr上的存储单元阵列mca。存储单元阵列mca可以是具有垂直沟道结构的nand存储器件，其以如上面参考图1描述的那样的方式操作。

衬底110可以具有在第一水平方向(x方向)和第二水平方向(y方向)上延伸的主表面110m。衬底110可以包括半导体材料，例如iv族半导体、iii-v族化合物半导体或ii-vi族氧化物半导体。例如，iv族半导体可以包括硅(si)、锗(ge)或硅锗。衬底110可以提供为体晶片或外延层。根据一些示例实施方式，衬底110可以包括绝缘体上硅(soi)衬底或绝缘体上锗(geoi)衬底。

多个下栅电极120可以设置在衬底110上，以在平行或基本平行(例如，在制造公差和/或材料公差内平行)于衬底110的主表面110m的第一水平方向(x方向)和第二水平方向(y方向)上延伸并且在与衬底110的主表面110m(在这里也被称为衬底110的“顶表面”)垂直或基本垂直(例如，在制造公差和/或材料公差内垂直)的垂直方向(z方向，在这里也被称为第一方向)上彼此间隔开(例如，隔开而不直接接触、“偏离”等)。如至少在图3中进一步示出的，所述多个下栅电极120在垂直方向上位于衬底上。多个上栅电极130可以设置在下栅电极120上，从而每个上栅电极130在与衬底110的主表面110m平行或基本平行的第一和第二水平方向上延伸并且在与衬底110的主表面110m垂直或基本垂直的垂直方向上彼此间隔开(例如，隔开而不直接接触)。因此，下栅电极120和上栅电极130可以被布置(“结构上配置”)为在存储单元区域mcr中的垂直方向上彼此交叠。

这里将理解，“在”另一元件“上”的元件可以“在”另一元件“上方”或“下方”。另外，“在”另一元件“上”的元件可以“直接在”另一元件“上”(例如，与所述另一元件直接接触)或者可以“间接地在”所述另一元件“上”(例如，通过至少一个插入元件和/或空间与所述另一元件隔开而不直接接触)。

在示例实施方式中，下栅电极120和上栅电极130可以一起对应于构成存储单元串ms(参见图1)的地选择线gsl、字线wl1、wl2、......、wln-1和wln、以及串选择线ssl。例如，为了便于说明，图2示出了六个下栅电极120和六个上栅电极130堆叠在垂直方向(z方向)上。在这种情况下，最下面的下栅电极120可以用作地选择线gsl，最上面的上栅电极130可以用作串选择线ssl，并且除了最下面的下栅电极120之外的下栅电极120和除了最上面的上栅电极130之外的上栅电极130可以用作字线wl1、wl2、......、wln-1和wln。因此，可以提供其中地选择晶体管gst、串选择晶体管sst和总共十个存储单元晶体管mc1、……、mcn串联连接的存储单元串ms。

下绝缘层122可以在下栅电极120中的彼此相邻的两个之间。而且，下绝缘层122也可以在衬底110的主表面110m和最下面的下栅电极120之间。下绝缘层122也可以在最上面的下栅电极120上。如图3所示，下绝缘层122的厚度可以根据下绝缘层122的垂直位置变化。例如，与图3所示的不同，在衬底110与最下面的下栅电极120之间的下绝缘层122可以在垂直方向(z方向)上具有比在最上面的下栅电极120上的下绝缘层122的厚度小的厚度。

上绝缘层132可以在上栅电极130中的彼此相邻的两个之间。而且，上绝缘层132可以在最下面的上栅电极130和第一层间绝缘膜170之间。上绝缘层132也可以在最上面的上栅电极130上。

第一层间绝缘膜170可以在最上面的下绝缘层122和最下面的上绝缘层132之间，并且包括顺序堆叠的第一至第四绝缘层172、174、176和178。然而，本发明构思不限于此。如至少图3和图4所示，第一层间绝缘膜170可以在所述多个下栅电极120与所述多个上栅电极130之间。如至少在图3和图4中进一步示出的，第一落着焊盘156a的侧表面156as和第二落着焊盘156b的侧表面156bs被第一层间绝缘膜170围绕。

多个字线切割区域wlc可以在衬底110上沿平行于衬底110的主表面110m的第一水平方向(x方向)延伸。字线切割区域wlc可以限定下栅电极120和上栅电极130在第二水平方向(y方向)上的宽度。换句话说，由于字线切割区域wlc，下栅电极120和上栅电极130可以被布置为在第二水平方向(y方向)上具有基本相同的宽度。而且，字线切割区域wlc可以在下栅电极120和与其相邻的下栅电极120之间以及在上栅电极130和与其相邻的上栅电极130之间。

多个公共源极区112可以在衬底110中在第一水平方向(x方向)上。公共源极区112可以是重掺杂有n型杂质的杂质区域。公共源极区112可以用作用于向存储单元mc1、mc2、......、mcn-1和mcn供给电流的源极区域。公共源极区112可以位于与字线切割区域wlc交叠的位置。

公共源极线csl可以在公共源极区112上。绝缘间隔物142可以在公共源极线csl的两个侧壁上。绝缘间隔物142可以在公共源极线csl和下栅电极120之间以及在公共源极线csl和上栅电极130之间。公共源极线csl和绝缘间隔物142可以延伸到低于衬底110的主表面110m的高度并且可以接触公共源极区112。

如图3所示，公共源极线csl位于下栅电极120和上栅电极130的一侧，并且公共源极线csl的顶表面可以处于比最上面的上栅电极130的顶表面高的高度。然而，本发明构思不限于此，并且可以适当地选择公共源极线csl的高度，使得公共源极线csl的顶表面处于比最下面的上栅电极130的底表面低的高度或者处于比最上面的上栅电极130的顶表面低的任意高度。

多个沟道结构150可以均沿垂直方向(z方向)从衬底110的主表面110m既延伸穿过所述多个下栅电极120又延伸穿过所述多个上栅电极130。沟道结构150可以布置(“配置”)为使得沟道结构150在第一水平方向(x方向)、第二水平方向(y方向)和第三水平方向或斜线方向(diagonaldirection)(d1方向)上以一定(“特定”)间隔彼此间隔开。如这里所提到的，将理解的是，第一至第三水平方向(例如，x方向和y方向)和斜线方向(d1方向)平行或基本平行(例如，在制造公差和/或材料公差内平行)于衬底110的顶表面(例如，主表面110m)。如图2所示，沟道结构150可以以z字形或交错形式布置。

如至少图2所示，所述多个沟道结构150可以包括在字线切割区域wlc的一侧在第一水平方向(x方向)上布置成一行的多个第一沟道结构150a以及在斜线方向(d1方向)上分别与第一沟道结构150a间隔开并且在第一水平方向(x方向)上布置成一行的多个第二沟道结构150b。

第一沟道结构150a中的每个第一沟道结构可以包括第一下沟道结构152a、第一上沟道结构154a和第一落着焊盘(landingpad)156a。第一下沟道结构152a和第一上沟道结构154a可以经由其间的第一落着焊盘156a彼此连接，其中第一下沟道结构152a可以至少部分地包括存储单元串ms的下半部分(参见图1)，并且第一上沟道结构154a可以至少部分地包括存储单元串ms的上半部分。

第一下沟道结构152a可以在垂直方向(z方向)上从衬底110的主表面110m穿过下栅电极120延伸。第一上沟道结构154a可以在垂直方向(z方向)上穿过上栅电极130延伸。或者说(restated)，每个第一沟道结构150a可以包括穿透所述多个下栅电极120的第一下沟道结构152a、穿透所述多个上栅电极130的第一上沟道结构154a、以及将第一下沟道结构152a互连到第一上沟道结构154a的第一落着焊盘156a。

如图4所示，第一下沟道结构152a可以在穿过下栅电极120的第一下沟道孔152ah中。栅极绝缘层162和沟道层164可以顺序地设置在第一下沟道孔152ah的内壁上，掩埋绝缘层166可以设置在沟道层164上以填充第一下沟道孔152ah的剩余空间。接触沟道层164并覆盖第一下沟道孔152ah的入口的导电插塞168可以在第一下沟道孔152ah的上部中。在其它实施方式中，可以省略掩埋绝缘层166，并且沟道层164可以具有柱形状以填充第一下沟道孔152ah的剩余空间。

第一上沟道结构154a可以在穿透上栅电极130的第一上沟道孔154ah中。第一上沟道结构154a可以具有与第一下沟道结构152a的结构类似的结构。换句话说，第一上沟道结构154a可以包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。

第一落着焊盘156a可以在第一下沟道结构152a和第一上沟道结构154a之间，并且可以将第一下沟道结构152a电连接到第一上沟道结构154a。第一落着焊盘156a可以包括第一下连接156al和第一焊盘156ap。第一下连接156al可以在第一下沟道结构152a上，并且可以在第三水平方向(d1方向)上具有第一宽度(“水平宽度”)wa1。第一焊盘156ap可以在第一下连接156al上，可以接触第一上沟道结构154a的底表面154ab，并且可以在第三水平方向(d1方向)上具有第二宽度wa2，第二宽度wa2充分地(substantially)大于第一宽度wa1(例如，第二宽度wa2可以等于或大于第一宽度wa1的110％)。因此，第一落着焊盘156a可以具有t形垂直截面形状，其上部的宽度充分地大于其下部的宽度(例如，等于或大于其下部的宽度的110％)。同时，第一下连接156al和第一焊盘156ap中的每一个可以具有各种形状的水平截面，例如圆形、椭圆形、矩形、正方形、菱形、圆角矩形、圆角正方形等。第一下连接156al和第一焊盘156ap可以包括掺杂有杂质的多晶硅、未掺杂的多晶硅、金属或金属硅化物。如图4所示，第一上沟道结构154a可以与第一焊盘156ap垂直地交叠，并且第一上沟道结构154a可以与第一下沟道结构152a的至少一部分垂直地交叠。

如这里所述，“充分地(substantially)小于”另一尺寸的尺寸将被理解为比另一尺寸小另一尺寸的大小的至少10％的比例。或者说，“充分地小于”另一尺寸的尺寸将被理解为等于或小于另一尺寸的90％。

如这里进一步描述的，“充分地(substantially)大于”另一尺寸的尺寸将被理解比另一尺寸大另一尺寸的大小的至少10％的比例。再次声明，“充分地大于”另一尺寸的尺寸将被理解为等于或大于另一尺寸的110％。

在示例实施方式中，第一上沟道结构154a的底表面可以在第一焊盘156ap上。第一上沟道结构154a可以延伸到比第一焊盘156ap的顶表面的高度低的高度，以进一步增加第一上沟道结构154a与第一焊盘156ap之间的接触面积。

如图4所示，在第三水平方向(方向d1)上，第一焊盘156ap可以具有第二宽度wa2，第二宽度wa2充分地大于第一下沟道结构152a的第三宽度wa3(例如，等于或大于第一下沟道结构152a的第三宽度wa3的110％)。或者说，在第一垂直高度(例如，lv3)处，第一落着焊盘156a可以在第三水平方向d1上具有水平宽度(第二宽度wa2)，该水平宽度充分地大于第一下沟道结构152a在第三水平方向d1上的水平宽度(例如，wa3)(例如，等于或大于第一下沟道结构152a的水平宽度的110％)。在这种情况下，即使当在蚀刻用于第一上沟道结构154a的第一上沟道孔154ah的工艺期间衬底110弯曲或翘曲或掩模图案(未示出)未对准时，也可以通过第一上沟道结构154a和第一下沟道结构152a之间的第一焊盘156ap确保充分的电连接。

第二沟道结构150b可以分别最靠近第一沟道结构150a。或者说，第二沟道结构150b可以是所述多个沟道结构150中与特定第一沟道结构150a相关的最接近的沟道结构。每个第二沟道结构150b可以包括第二下沟道结构152b、第二上沟道结构154b和第二落着焊盘156b。第二下沟道结构152b和第二上沟道结构154b可以具有与第一下沟道结构152a和第一上沟道结构154a的结构类似的结构。换句话说，第二下沟道结构152b和第二上沟道结构154b可以包括形成在第二下沟道孔152bh和第二上沟道孔154bh中的栅极绝缘层162、沟道层164、掩埋绝缘层166和导电插塞168。或者说，每个第二沟道结构150b可以包括穿透所述多个下栅电极120的第二下沟道结构152b、穿透所述多个上栅电极130的第二上沟道结构154b、以及互连第二下沟道结构152b到第二上沟道结构154b的第二落着焊盘156b。

第二落着焊盘156b可包括第二下连接156bl和第二焊盘156bp。第二下连接156bl在第二下沟道结构152b上，并且可以在第三水平方向(d1方向)上具有第一宽度wb1。第二焊盘156bp可以在第二下连接156bl上，可以接触第二上沟道结构154b的底表面154bb，并且可以在第三水平方向(d1方向)上具有充分地大于第一宽度wb1的第二宽度wb2(例如，等于或大于第一宽度wb1的110％)。因此，第二落着焊盘156b可以具有其上宽度充分地大于其下宽度的t形垂直横截面形状。

如图4所示，第二焊盘156bp的顶表面156bpt可以处于充分地低于第一焊盘156ap的底表面156apb的高度的高度处，使得第一焊盘156ap的底表面156apb处于充分地高于第二焊盘156bp的顶表面156bpt的高度的高度处。如这里所提到的，充分地高于另一高度的高度可以等于或大于该另一高度距衬底110的距离的110％，并且充分地低于另一高度的高度可以等于或者小于该另一高度距衬底110的距离的90％。例如，第一焊盘156ap可以处于第一垂直高度(例如，图4中的lv3)并且第二焊盘156bp可以处于第二垂直高度(例如，图4中的lv2)。第二焊盘156bp的底表面156bpb可以处于低于第一焊盘156ap的顶表面156apt的高度的高度，因此第二焊盘156bp和第一焊盘156ap可以在垂直方向(z方向)上彼此间隔开(例如，隔开而不直接接触)。由于第二焊盘156bp处于比第一焊盘156ap的垂直高度低的垂直高度，所以即使第一沟道结构150a和第二沟道结构150b之间的间隔相对较小时，第一焊盘156ap和第二焊盘156bp也可以具有相对大的宽度，因此在用于形成第一和第二上沟道孔154ah和154bh的工艺中，可以确保足够的工艺余量。或者说，如至少图4所示，在低于上述第一垂直高度(例如，lv3)的第二垂直高度(例如，lv2)处，第二落着焊盘156b可具有充分地大于(例如，等于或大于110％的)第二下沟道结构152b的水平宽度(例如，wb3)的水平宽度(宽度wb2)，在该第一垂直高度处，第一落着焊盘156a具有充分地大于第一下沟道结构152a的水平宽度(例如，wa3)的水平宽度(例如，宽度wa2)。如图4所示，高度lv1和lv2被理解为比高度lv3“低”的高度，并且高度lv1被理解为比高度lv2和lv3“低”的高度。

如图4中进一步示出的，第一沟道结构150a的第一上沟道结构154a的底表面154ab可以接触第一焊盘156ap，第二沟道结构150b的第二上沟道结构154b的底表面154bb可以接触第二焊盘156bp，并且第二沟道结构150b的第二上沟道结构154b的底表面154bb位于比第一沟道结构150a的第一上沟道结构154a的底表面154ab的高度充分地低的高度处。

在一些示例实施方式中，宽度wa2和wb2可以相等或实质上相等(例如，在制造公差和/或材料公差内相等)。在一些示例实施方式中，第一沟道结构150a包括在第一垂直高度(例如，lv3)处具有第一落着焊盘的最大水平宽度(例如，wa2)的第一落着焊盘156a，并且最靠近第一沟道结构150a的第二沟道结构150b可以包括第二落着焊盘156b，该第二落着焊盘156b在充分地低于第一垂直高度(例如，lv3)的第二垂直高度(例如，lv2)处具有第二落着焊盘的最大水平宽度(例如，wb2)。例如，如在图4示出的，第一焊盘156ap处于第一垂直高度(例如，lv3)处，第二焊盘156bp处于第二垂直高度(例如，lv2)处。

在下文中，将参照图5a至图5c简要描述在第一高度至第三高度lv1、lv2和lv3处的第一落着焊盘156a和第二落着焊盘156b的布置。

参考图5a至5c的平面图，第一沟道结构150a和第二沟道结构150b可以以z字形形式布置。这里，在第一高度lv1处，布置第一下沟道结构152a和第二下沟道结构152b。以菱形布置的四个沟道结构150的位置分别被示出为第一至第四沟道位置cp1、cp2、cp3和cp4。这里，第一下沟道结构152a在第一沟道位置cp1和第三沟道位置cp3，第二下沟道结构152b在第二沟道位置cp2和第四沟道位置cp4。

如图5a所示，从第一沟道位置cp1到第二沟道位置cp2和第三沟道位置cp3的第一距离d12和第二距离d13以及第二沟道位置cp2和第四沟道位置cp4之间的第三距离d24可以彼此不同。根据一些示例实施方式，第一距离d12可以最短。换句话说，第一沟道结构150a和第二沟道结构150b在斜线方向(d1方向)上彼此最靠近地布置。

如图5b所示，第一沟道结构150a的第一下连接156al和第二沟道结构150b的第二焊盘156bp可以在第二高度lv2处。由于第二焊盘156bp的宽度相对较大并且第一下连接156al的宽度相对较小，所以从第一落着焊盘位置lps1到第二落着焊盘位置lps2和第三落着焊盘位置lps3的第一距离d12'和第二距离d13'以及第二落着焊盘位置lps2和第四落着焊盘位置lps4之间的第三距离d24'可以分别与第一高度lv1处的第一到第三距离d12、d13和d24不同。然而，由于第二焊盘156bp的宽度(或直径)相对较大并且第一下连接156al的宽度(或直径)相对较小，所以在第一高度lv1处的第一距离d12与在第二高度lv2处的第一距离d12'之间的差可以相对较小。

如图5c所示，第一沟道结构150a的第一落着焊盘156a和第二沟道结构150b的第二上沟道结构154b可以处于第三高度lv3。在第三高度lv3处，示出了第一和第三落着焊盘位置lps1和lps3以及第二和第四沟道位置cp2u和cp4u。与第一高度lv1处的第一距离d12或第二高度lv2处的第一距离d12'相比，第一落着焊盘位置lps1和第二沟道位置cp2u之间的距离d12”可以相对较小。

如图5a至图5c所示，因为第一落着焊盘156a的第一焊盘156ap在比第二落着焊盘156b的第二焊盘156bp的高度充分高的高度处，并且第一落着焊盘156a的第一焊盘156ap与第二落着焊盘156b的第二焊盘156bp垂直地隔开，所以可以防止在形成第一和第二上沟道孔154ah和154bh期间由于未对准引起的缺陷。

图2至图5c示出第一沟道结构150a在第一垂直高度(例如，图4中的lv3)处具有最大宽度，并且第二沟道结构150b在第二垂直高度(例如，图4中的lv2)处具有最大宽度。然而，本发明构思不限于此，可以进一步提供与第一和第二沟道结构150a和150b相邻并且在与第一和第二垂直高度不同的第三垂直高度处具有最大宽度的第三沟道结构。

图6a至图6d是根据一些示例实施方式的半导体器件100中包括的栅极绝缘层162的各种配置的截面图。

图6a是更详细地示出图2至图5c中所示的栅极绝缘层162的截面图，并且是图4中由“cx2”表示的区域的放大图。

参考图6a，栅极绝缘层162可以包括顺序形成在沟道层164上的隧道电介质膜td、电荷存储膜cs和阻挡电介质膜bd。构成栅极绝缘层162的隧道电介质膜td、电荷存储膜cs和阻挡电介质膜bd的相对厚度不限于图6a中所示的那些，并且可以在其中进行各种修改。

隧道电介质膜td可以包括硅氧化物、铪氧化物、铝氧化物、锆氧化物、钽氧化物等。电荷存储膜cs是其中从沟道层164穿过隧道电介质膜td的电子可以被存储的区域，并且可以包括硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡电介质膜bd可以包括硅氧化物、硅氮化物或具有比硅氧化物高的介电常数的金属氧化物。金属氧化物可以是铪氧化物、铝氧化物、锆氧化物、钽氧化物或其组合。

图6b至图6d是可以用于代替图6a中所示的栅极绝缘层162的栅极绝缘层162a、162b和162c的示例结构的截面图。

根据一些实施方式，代替栅极绝缘层162，半导体器件100可以包括图6b中所示的栅极绝缘层162a。栅极绝缘层162a可以具有与图6a所示的栅极绝缘层162的配置大部分相同的配置。然而，代替阻挡电介质膜bd，栅极绝缘层162a包括第一阻挡电介质膜bd1和第二阻挡电介质膜bd2。第一阻挡电介质膜bd1可以与隧道电介质膜td和电荷存储膜cs一起沿着沟道层164延伸，并且第二阻挡电介质膜bd2可以围绕下栅电极120。第一阻挡电介质膜bd1和第二阻挡电介质膜bd2中的每个可以包括硅氧化物、硅氮化物或金属氧化物。例如，第一阻挡电介质膜bd1可以是硅氧化物膜，第二阻挡电介质膜bd2可以是具有比硅氧化物膜的介电常数高的介电常数的金属氧化物膜。

在一些其它实施方式中，代替栅极绝缘层162，半导体器件100可以包括图6c中所示的栅极绝缘层162b。栅极绝缘层162b可以具有面对沟道层164的表面以及面对下绝缘层122的表面，并且可以覆盖下栅电极120的底表面、顶表面和侧壁。栅极绝缘层162b可以包括顺序形成在沟道层164上的隧道电介质膜td、电荷存储膜cs和阻挡电介质膜bd。

在一些其它实施方式中，代替栅极绝缘层162，半导体器件100可以包括图6d中所示的栅极绝缘层162c。栅极绝缘层162c可以仅在下栅电极120和沟道层164之间以仅覆盖下栅电极120的侧壁而不覆盖下栅电极120的底表面和顶表面。栅极绝缘层162c可以包括顺序形成在沟道层164上的隧道电介质膜td、电荷存储膜cs和阻挡电介质膜bd。

可以包括在根据示例实施方式的半导体器件中的栅极电介质层的配置和形状不限于图6a至6d中所示的栅极绝缘层162、162a、162b和162c的配置和形状，可以在本发明构思内进行各种改变和修改。根据一些实施方式，栅极绝缘层162、162a、162b和162c中的每个可以包括其电阻可以通过由流过与其相邻的电极的电流而产生的热量被改变的材料(例如，相变材料)。相变材料可以包括锑(sb)、碲(te)和硒(se)中的至少一种。相变材料还可以包括选自n、o、c、bi、in、b、sn、si、ti、al、ni、fe、dy和la中的至少一种杂质。例如，栅极绝缘层162、162a、162b和162c可以包括gebite、insb、gesb或gasb。根据一些其它实施方式，栅极绝缘层162、162a、162b和162c可以具有薄膜结构，其中电阻可以通过使用电流诱导的自旋转移工艺改变。例如，栅极绝缘层162、162a、162b和162c可以包括铁磁材料或反铁磁材料。在一些其它实施方式中，栅极绝缘层162、162a、162b和162c可以包括钙钛矿化合物或过渡金属氧化物。例如，栅极绝缘层162、162a、162b和162c可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、pcmo((pr,ca)mno3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物或钡-锶-锆氧化物。

返回参考图3，第二层间绝缘膜182可以在上绝缘层132上，并且多条位线bl可以在第二水平方向(y方向)上延伸。位线连接184可以穿过第二层间绝缘膜182设置，以将位线bl互连到沟道结构150的导电插塞168。

通常，随着在存储单元中垂直堆叠的层的数量增加，沟道孔的高宽比显著增加并且沟道孔蚀刻工艺的难度增加，因此，堆叠的存储单元的数量会受到限制。在使用首先形成下堆叠结构的方法的情况下，穿过下堆叠结构形成下沟道孔，形成上堆叠结构，然后穿过上堆叠结构形成上沟道孔，因为上沟道孔或下沟道孔的高宽比可以减小，所以可以增加堆叠的存储单元的数量。然而，在沟道孔蚀刻工艺期间，掩模图案可能未对准或者衬底可能弯曲或翘曲，并且当下沟道孔中的沟道结构和上沟道孔中的沟道结构未精确地彼此对准时，半导体器件的电特性会恶化。

然而，根据一些示例实施方式，第一和第二落着焊盘156a和156b形成在第一和第二下沟道结构152a和152b与第一和第二上沟道结构154a和154b之间。因此，即使当掩模图案未对准或衬底翘曲时，也可以通过第一和第二落着焊盘156a和156b确保第一和第二下沟道结构152a和152b与第一和第二上沟道结构154a和154b之间的充分电连接。此外，由于第一沟道结构150a和与其最靠近的第二沟道结构150b具有在不同高度处有最大水平宽度的第一和第二落着焊盘156a和156b，所以可以防止所述多个沟道结构150中的在彼此相隔较小距离处的沟道结构150a和150b之间的短路。因此，半导体器件100可以具有改善的集成度和优异的电特性。

图7是根据一些示例实施方式的半导体器件100a的截面图，图8是图7的部分cx3的放大图。在图7和图8中，与图1至图6d中的附图标记相同的附图标记表示相同的部件。

参考图7和图8，第二沟道结构150b1可以包括第二下沟道结构152b、第二上沟道结构154b1和第二落着焊盘156b1。第二落着焊盘156b1的结构可以与上面参照图2至图5c描述的第二落着焊盘156b的结构不同。

例如，第二落着焊盘156b1可以包括第二下连接156bl、第二焊盘156bp1和第二上连接156bu。第二上连接156bu可以在第二焊盘156bp1上并且可以具有水平宽度wb4，该水平宽度wb4充分地小于第二焊盘156bp1的水平宽度wb2或第二下沟道结构152b的水平宽度wb3(例如，水平宽度wb4可以等于或小于水平宽度wb2的90％和/或可以等于或小于水平宽度wb3的90％)。

第二上沟道结构154b1的底表面154bb可以接触第二上连接156bu的顶表面(并且因此可以接触第二上连接156bu)，并且第二上沟道结构154b1的底表面可以在与第一上沟道结构154a的底表面的高度相似的高度处。如这里所提及的，“与”另一高度“相似”的高度将被理解为具有在另一高度的大小的90％至110％的范围内的大小。

在一示例性工艺中，在用于形成第二上沟道孔154bh1的蚀刻工艺期间，可以蚀刻上栅电极130，使得第二上连接156bu的顶表面暴露。在这种情况下，第二上沟道结构154b1的底表面可以处于与第一上沟道结构154a的底表面的高度相似的高度。

图9是根据一些示例实施方式的半导体器件100b的截面图。图9是与图7中的部分cx3对应的部分的放大截面图。在图9中，与图1至图8中的附图标记相同的附图标记表示相同的部件。

参考图9，第二沟道结构150b2可以包括第二下沟道结构152b、第二上沟道结构154b2和第二落着焊盘156b2。第二落着焊盘156b2的结构可以与上面参照图2至图5c描述的第二落着焊盘156b的结构不同。

例如，第二落着焊盘156b2可以包括第二下连接156bl、第二焊盘156bp2和第二上连接156bu2。第二上连接156bu2可以具有水平宽度wb4(参考图8)，其充分地小于第二焊盘156bp2或第二下沟道结构152b的水平宽度wb3(参考图8)。

第二上沟道结构154b2的底表面可以接触第二上连接156bu2的顶表面和第二焊盘156bp2的顶表面，第二上沟道结构154b2的底部154b2l(这里也被称为下部)可以围绕(例如，在水平方向d1上围绕)第二上连接156bu2的一个或更多个外表面156bu2h。图9示出了第二上沟道结构154b2的底表面既接触第二上连接156bu2又接触第二焊盘156bp2，并且延伸到比第一上沟道结构154a的底表面的高度充分低的高度。

根据一示例性工艺，在用于形成第二上沟道孔154bh2的蚀刻工艺期间，当第二上沟道孔154bh2被蚀刻到比第二上连接156bu2的宽度大的宽度时，在第二上连接156bu2外侧的第一层间绝缘膜170也被去除，于是第二上沟道孔154bh2可以被第二焊盘156bp2蚀刻停止。在这种情况下，栅极绝缘层162的延伸部162b1可以覆盖第二上沟道孔154bh2的侧壁。栅极绝缘层162的延伸部162b1可以围绕第二上连接156bu2的外表面。

在其它实施方式中，在形成第二上沟道孔154bh2的蚀刻工艺中，当第二上沟道孔154bh2被蚀刻到比第二上连接156bu2的宽度充分地大的宽度或比图9所示的宽度充分地大的宽度时，与图9所示的结构不同，沟道层164可以进一步向下延伸并围绕第二上连接156bu2的外表面的一部分。根据一些示例实施方式，第二上连接156bu2和沟道层164之间的接触面积可以进一步增加，从而改善电特性。

尽管图9示出了第二上连接156bu2的顶表面基本上是平的，但是本发明构思不限于此。例如，第二上连接156bu2的顶表面可以被圆化或可以倾斜，并且仅第二上连接156bu2的侧表面的一部分可以接触栅极绝缘层162的延伸部162b1。此外，第二上连接156bu2的侧表面的一部分可以接触栅极绝缘层162的延伸部162b1，并且第二上连接156bu2的侧表面的一部分可以接触沟道层164。此外，尽管图9示出了栅极绝缘层162的延伸部162b1延伸到比第二焊盘156bp2的顶表面的高度充分地低的高度，但是栅极绝缘层162的延伸部162b1可以仅围绕第二上连接156bu2的侧表面的一部分并且可以不接触第二焊盘156bp2。

根据一些示例实施方式，第一和第二落着焊盘156a和156b2可以防止在用于形成第一和第二上沟道孔154ah和156bh2的蚀刻工艺中掩模图案的未对准或者防止由于衬底110的翘曲或弯曲引起的第一和第二上沟道孔154ah和156bh2的未对准，并且确保第一和第二上沟道结构154a和154b2与第一和第二下沟道结构152a和152b之间的充分电连接。

图10是根据一些示例实施方式的半导体器件100c的截面图。图10是与图3中的部分cx1对应的部分的放大截面图。在图10中，与图1至图9中的附图标记相同的附图标记表示相同的部件。

参考图10，第一层间绝缘膜170可以包括第一至第四绝缘层172、174、176和178以及第一和第二蚀刻停止层174u和178u。当通过镶嵌工艺或双镶嵌工艺形成第一沟道结构150a3的第一落着焊盘156a3和第二沟道结构150b3的第二落着焊盘156b3时，可以在第一层间绝缘膜170中形成第一和第二蚀刻停止层174u和178u。

特别地，在第一落着焊盘156a3中，第一焊盘156ap3和下连接156al3可以包括相同的材料，并且第一焊盘156ap3和下连接156al3可以彼此一体地连接，因此在第一焊盘156ap3和下连接156al3之间的边界可以不可见。在第二落着焊盘156b3中，第二焊盘156bp3和第二下连接156bl3可以包括相同的材料，并且第二焊盘156bp3和第二下连接156bl3可以彼此一体地连接，因此第二焊盘156bp3和第二下连接156bl3之间的边界可以不可见。

导电的阻挡层188a1可以形成在第一落着焊盘156a3与第一至第四绝缘层172、174、176和178之间，并且导电的阻挡层188a2可以形成在第一落着焊盘156a3与最下面的上绝缘层132之间。同时，导电的阻挡层188b1可以形成在第二落着焊盘156b3与第一绝缘层172和第二绝缘层174之间，并且导电的阻挡层188b2可以形成在第二落着焊盘156b3与第三绝缘层176之间。例如，第一落着焊盘156a3和第二落着焊盘156b3可以包括钨、钴、镍和其硅化物的组合。导电的阻挡层188a1、188a2、188b1和188b2可以包括导电材料，诸如钛、钛氮化物、钽和钽氮化物等。

图11是示出根据一些示例实施方式的半导体器件200的典型配置的平面图，图12是沿着图11中的线xiia-xiia'和线xiib-xiib'截取的截面图。

参考图11和图12，衬底110可以包括存储单元区域mcr、在存储单元区域mcr的边缘部分处的连接区域con、以及在连接区域con的一侧并因此在存储单元区域mcr的至少一侧的外围电路区域per。如至少图12所示，下栅电极120、上栅电极130和沟道结构150可以在衬底110的存储单元区域mcr上。

连接区域con可以包括从下栅电极120延伸的下焊盘线120p、从上栅电极130延伸的上焊盘线130p、连接到下焊盘线120p的多个下单元接触220、以及连接到上焊盘线130p的多个上单元接触230。

如图12所示，下焊盘线120p和上焊盘线130p可以在连接区域con中具有阶梯形状。下焊盘绝缘层122p可以在下焊盘线120p上，并且上焊盘绝缘层132p可以在上焊盘线130p上。随着衬底110与栅电极120和130之间的距离增加，连接区域con中的下焊盘线120p和上焊盘线130p的长度可以减小。第三层间绝缘膜186可以在衬底110上以覆盖下焊盘线120p，第二层间绝缘膜182可以在第一层间绝缘膜170上以覆盖上焊盘线130p。

下单元接触220可以穿透第二层间绝缘膜182和第三层间绝缘膜186并且设置在下焊盘线120p上，而上单元接触230可以穿透第二层间绝缘膜182并且设置在上焊盘线130p上。

在示例实施方式中，每个下单元接触220可以包括在与下栅电极120的高度相同的高度处的第一下单元接触222a和在第一下单元接触222a上的第二下单元接触222b。例如，可以首先形成下栅电极120，可以形成第一下单元接触222a，可以形成上栅电极130，然后可以形成第二下单元接触222b。在这种情况下，可以减少用于形成下单元接触220的工艺的难度。然而，本发明构思不限于此，并且下单元接触220可以形成为穿透第二层间绝缘膜182和第三层间绝缘膜186的一体结构。在其它实施方式中，单元接触落着焊盘(未示出)可以进一步形成在第一下单元接触222a和第二下单元接触222b之间。单元接触落着焊盘可以具有与存储单元区域mcr的第一和第二落着焊盘156a和156b的结构类似的结构，并且也可以在用于形成存储单元区域mcr的第一和第二落着焊盘156a和156b的工艺中一起形成。

驱动电路栅极结构240和驱动电路接触结构260和268可以在衬底110的外围电路区域per中。有源区域(未示出)可以通过隔离膜210被限定在衬底110中，驱动电路栅极结构240可以在有源区域中，杂质区域202可以在衬底110的在驱动电路栅极结构240两侧的部分中。

驱动电路栅极结构240可以包括驱动电路栅极绝缘层242、驱动电路栅电极244和间隔物246，并且覆盖驱动电路栅极结构240的第四层间绝缘膜252可以设置在衬底110上。驱动电路栅极结构240可以配置用于驱动存储单元区域mcr中的多个存储单元的各种电路。例如，驱动电路栅极结构240可以是用于执行控制逻辑功能的驱动晶体管、行解码器、列解码器、感测放大器、页面缓冲器等中的一些。

驱动电路接触结构260和268可以分别连接到杂质区域202和驱动电路栅电极244。例如，驱动电路接触结构260和268可以包括驱动电路下接触262、第一驱动电路上接触264和驱动电路落着焊盘266。驱动电路落着焊盘266可以包括焊盘266p和下连接266l。驱动电路落着焊盘266可以具有与存储单元区域mcr的第一和第二落着焊盘156a和156b的结构类似的结构，并且还可以在用于形成存储单元区域mcr的第一和第二落着焊盘156a和156b的工艺中一起形成。

如这里所提到的，杂质区域202和/或驱动电路栅电极244在这里可以被称为外围电路区域per上的“外围电路元件”，并且驱动电路接触结构260和268可以每个被称为连接和/或联接到上述外围电路元件的外围电路接触结构，其中外围电路元件和外围电路接触结构在外围电路区域per上。如在这里进一步提到的，外围电路接触结构(例如，驱动电路接触结构260)可以包括联接和/或连接(例如，“直接联接”)到外围电路元件(例如，杂质区域202和/或驱动电路栅电极244)的下接触(例如，驱动电路下接触262)、在下接触上的第三落着焊盘(例如，驱动电路落着焊盘266)和在第三落着焊盘上的上接触(例如，第一驱动电路上接触264)。如图12中进一步示出的，第三落着焊盘(例如，驱动电路落着焊盘266)在第一水平方向x上的水平宽度(例如，wx1)可以充分地大于下接触(例如，驱动电路下接触262)在第一水平方向x上的水平宽度(例如，wx2)(例如，等于或大于该水平宽度的110％)。

当形成用于提供与驱动电路栅极结构240的电连接的驱动电路接触时，接触孔的高宽比可能显著增大，因此可能变得难以精确地控制蚀刻接触孔的工艺或者驱动电路接触的电阻可能增加。然而，根据一些示例实施方式，驱动电路接触结构260和268包括驱动电路落着焊盘266，并且驱动电路下接触262和第一驱动电路上接触264可以通过单独的工艺形成。因此，在用于蚀刻每个接触孔的工艺中减小了接触孔的高宽比，因此可以精确地控制蚀刻接触孔的工艺。此外，即使当衬底110弯曲或翘曲或掩模图案未对准时，也可以通过驱动电路落着焊盘266确保驱动电路下接触262和第一驱动电路上接触264之间的充分电连接。

图13是根据一些示例实施方式的半导体器件200a的截面图。图13是与图3中的部分cx1对应的部分的放大截面图。在图13中，与图1至图12中的附图标记相同的附图标记表示相同的部件。

参考图13，第一沟道结构150a4和第二沟道结构150b4可以设置在存储单元区域mcr的与连接区域con相邻的部分处。换句话说，第一沟道结构150a4和第二沟道结构150b4可以靠近衬底110的边缘区域。

如图13所示，第一和第二上沟道结构154a4和154b4在垂直方向(z方向)上的相应中心线(或中心轴)clau和clbu可以与第一和第二下沟道结构152a和152b在垂直方向(z方向)上的相应中心线(或中心轴)clal和clbl例如在第三水平方向(d1方向)上间隔开(例如，隔开而不直接接触)，在这里也被称为“偏离”，其中第三水平方向与衬底110的顶表面(例如，主表面110m)平行或基本平行(例如，在制造公差和/或材料公差内平行)。此外，上沟道结构154a4和154b4可以在垂直方向上与第一下沟道结构152a和第二下沟道结构152b部分地交叠。如至少图13所示，第一上沟道结构154a的基本上整个底表面154ab(例如，在制造公差和/或材料公差内的整个底表面154ab)可以接触第一焊盘156a4的顶表面156a4t。

在示例实施方式中，衬底110可以弯曲或翘曲，或者掩模图案可以在用于在上栅电极130中形成上沟道孔150ah4和150bh4的蚀刻工艺中未对准，并且因此上沟道孔150ah4和150bh4可以与第一下沟道结构152a和第二下沟道结构152b的中心线clal和clbl例如在第三水平方向(d1方向)上间隔开(例如，隔开而不直接接触)。然而，即使当衬底110弯曲或翘曲时，上沟道孔150ah4和150bh4的底部也可以在第一和第二焊盘156ap和156bp上被蚀刻停止，因此可以在分别形成在上沟道孔156ah4和150bh4中的上沟道结构154a4和154b4与第一和第二焊盘156ap和156bp之间确保充分的电连接。

图14是根据一些示例实施方式的半导体器件300的截面图。在图14中，与图1至图13中的附图标记相同的附图标记表示相同的部件。

参考图14，多个驱动晶体管tr可以形成在衬底302上。有源区域(未示出)可以通过隔离膜310被限定在衬底302中，驱动电路栅极结构320可以在有源区域中，杂质区域304可以在衬底302的在驱动电路栅极结构320两侧的部分中。驱动电路栅极结构320可以包括驱动电路栅极绝缘层322、驱动电路栅电极324和间隔物326。

覆盖驱动电路栅极结构320的下部层结构340可以在衬底302上。下部层结构340可以包括多个接触342、多个布线层344和多个绝缘层346。接触342和布线层344可以在垂直方向(z方向)上具有多层结构，并且接触342和布线层344可以电连接到驱动晶体管tr。绝缘层346可以覆盖衬底302上的驱动电路栅极结构320、接触342和布线层344。

半导体层350可以在下部层结构340上。半导体层350可以设置在存储单元区域mcr中，并且可以设置在连接区域con的一部分中。如上参照图2至图5c所述的半导体器件可以在半导体层350上方。因此，如图14所示，存储单元区域mcr可以在自衬底302的顶表面(例如，主表面302m)起的比外围电路区域per的高度高的高度处。

绝缘层360可以在半导体层350的外部在下部层结构340上，并且驱动电路接触结构370可以穿透绝缘层360并且将下部层结构340电连接到上布线层380。驱动电路接触结构370可以包括驱动电路下接触372、驱动电路上接触374和驱动电路落着焊盘376，并且驱动电路落着焊盘376可以包括焊盘376p和下连接376l。驱动电路接触结构370及其元件可以与如这里描述的驱动电路接触结构268及其元件具有相同的特性。驱动电路落着焊盘376可以具有与存储单元区域mcr的第一和第二落着焊盘156a和156b的结构类似的结构，并且也可以在用于形成存储单元区域mcr的第一和第二落着焊盘156a和156b的工艺中一起形成。

图15至图17、图18a至图18c以及图19至图22是顺序示出根据一些示例实施方式的制造半导体器件200的方法的截面图。

参考图15，可以在衬底110的外围电路区域per上形成驱动电路栅极结构240。例如，可以在衬底110的主表面110m上顺序地形成栅极绝缘层(未示出)、导电层(未示出)和掩模图案(未示出)，并且可以通过使用掩模图案蚀刻栅极绝缘层和导电层，从而形成驱动电路栅极绝缘层242和驱动电路栅电极244。接着，可以在驱动电路栅极绝缘层242和驱动电路栅电极244上形成绝缘层(未示出)，并且可以在绝缘层上执行各向异性蚀刻，从而在驱动电路栅极绝缘层242和驱动电路栅电极244的侧壁上形成间隔物246。可以在衬底110上形成覆盖驱动电路栅极结构240的第四层间绝缘膜252。

接下来，可以在衬底110的存储单元区域mcr和连接区域con中在衬底110的主表面110m的部分上形成下栅电极叠层120s。下栅电极叠层120s可以包括交替设置的下栅电极120和下绝缘层122。

根据一些示例实施方式，下栅电极120可以包括例如掺杂有杂质的多晶硅，下绝缘层122可以包括如硅氧化物和硅氮氧化物的绝缘材料。然而，本发明构思不限于此。

根据其它实施方式，可以形成多个牺牲层(未示出)来代替下栅电极120，并且可以在后续工艺中去除牺牲层，并且可以用用于形成下栅电极120的金属填充在其中曾布置牺牲层的空间，由此形成下栅电极120。在这种情况下，牺牲层可以包括例如硅氮化物、硅氮氧化物或掺杂有杂质的多晶硅。

参照图16，可以通过在连接区域con中顺序地图案化下栅电极叠层120s来形成下焊盘线120p。在这个工艺中，也可以图案化每个下焊盘线120p上的下绝缘层122，因此可以形成覆盖下焊盘线120p的顶表面的下焊盘绝缘层122p。

接下来，可以在下栅电极叠层120s中形成第一下沟道孔152ah和第二下沟道孔152bh。可以在第一下沟道孔152ah和第二下沟道孔152bh的内壁上顺序地形成栅极绝缘层162(参考图4)、沟道层164(参考图4)和掩埋绝缘层166(参考图4)。接下来，通过回蚀工艺去除第一下沟道孔152ah和第二下沟道孔152bh的上部中的沟道层164和掩埋绝缘层166，并且可以形成导电插塞168以阻塞第一下沟道孔152ah和第二下沟道孔152bh的入口。

因此，第一下沟道结构152a和第二下沟道结构152b可以分别形成在第一下沟道孔152ah和第二下沟道孔152bh中。

接下来，可以在衬底110上形成覆盖下焊盘线120p和第四层间绝缘膜252的绝缘层(未示出)，并且可以执行平坦化工艺直到导电插塞168的顶表面暴露，由此形成覆盖下焊盘线120p和第四层间绝缘膜252的第三层间绝缘膜186。

参照图17，可以在连接区域con中形成连接到下焊盘线120p的第一下单元接触222a，并且可以在外围电路区域per中形成连接到驱动电路栅极结构240或杂质区域202的驱动电路下接触262。

接下来，可以在下绝缘层122和第三层间绝缘膜186上形成第一层间绝缘膜170、第一和第二落着焊盘156a和156b以及驱动电路落着焊盘266。图18a至图18c是顺序示出用于形成第一和第二落着焊盘156a和156b的操作的放大截面图。

首先，参考图18a，在下绝缘层122和第三层间绝缘膜186上形成第一绝缘层172，并且通过使用掩模图案282图案化第一绝缘层172，从而形成第一开口156bh。第一开口156bh可以暴露第二下沟道结构152b的顶表面的一部分。

参照图18b，可以形成填充第一开口156bh的内部的导电层(未示出)，并且可以通过平坦化该导电层而在第一开口156bh内形成第二下连接156bl。接下来，在第一绝缘层172和第二下连接156bl上形成第二绝缘层174，并且通过使用掩模图案(未示出)去除第二绝缘层174的一部分以形成第二开口(未示出)。接下来，可以通过使用导电材料填充第二开口来形成第二焊盘156bp。因此，可以形成包括第二下连接156bl和第二焊盘156bp的第二落着焊盘156b。

参照图18c，在第二绝缘层174上形成第三绝缘层176，并且通过使用掩模图案(未示出)去除第一至第三绝缘层172、174和176的部分。接下来，可以通过用导电材料填充第三开口来形成第一下连接156al。接下来，在第三绝缘层176上形成第四绝缘层178，并且通过使用掩模图案(未示出)去除第四绝缘层178的一部分来形成第四开口(未示出)。接下来，可以通过用导电材料填充第四开口来形成第一焊盘156ap。因此，可以形成包括第一下连接156al和第一焊盘156ap的第一落着焊盘156a。

可选地，可以在第一至第四绝缘层172、174、176和178之间进一步形成至少一个蚀刻停止层(未示出)。

同时，驱动电路落着焊盘266也可以以与用于在存储单元区域mcr中形成第一和第二落着焊盘156a和156b的工艺的方式类似的方式形成在外围电路区域per中。

通过上面参照图18a至图18c描述的工艺，可以形成具有其上部宽度大于下部宽度的t形横截面的第一落着焊盘156a和第二落着焊盘156b。通过上述工艺，第一落着焊盘156a的顶表面处于比第二落着焊盘156b的顶表面的高度充分地高的高度处，因此第一落着焊盘156a和第二落着焊盘156b可以在垂直方向(z方向)上彼此隔开一定距离。

根据其它示例实施方式，在第一绝缘层172上顺序地形成第一蚀刻停止层174u和第二绝缘层174，并且去除第一绝缘层172和第二绝缘层174以形成t形开口，然后，可以通过用导电阻挡层188b1和导电材料填充该t形开口来形成第二落着焊盘156b3。在这种情况下，可以形成上面参考图10描述的半导体器件100c。

根据一些示例实施方式，在上面参照图18c描述的工艺中去除第四绝缘层178的一部分以形成第一焊盘156ap期间，暴露第二焊盘156bp1和156bp2的上部的开口(未示出)可以一起形成。接下来，可以用导电材料填充该开口，从而形成第二上连接156bu和156bu2。在这种情况下，可以形成包括第二上连接156bu和156bu2的第二落着焊盘156b1和156b2，因此可以形成上面参照图7至图9描述的半导体器件100a和100b。

参照图19，可以在存储单元区域mcr和连接区域con中的第一层间绝缘膜170的部分上形成上栅电极叠层130s。上栅电极叠层130s可以包括交替设置的上栅电极130和上绝缘层132。

参考图20，可以通过在连接区域con中顺序地图案化上栅电极叠层130s来形成上焊盘线130p。在这个工艺中，每个上焊盘线130p上的上绝缘层132也被图案化，因此可以形成覆盖上焊盘线130p的顶表面的上焊盘绝缘层132p。

接下来，可以在上栅电极堆叠130s中形成第一上沟道孔154ah和第二上沟道孔154bh。

在示例实施方式中，在用于形成第一上沟道孔154ah和第二上沟道孔154bh的工艺期间，衬底110可能弯曲或翘曲或掩模图案(未示出)可能未对准。在这种情况下，上沟道孔150ah4和150bh4可能与第一和第二下沟道结构152a和152b的中心线clal和clbl例如在第三水平方向(方向d1)上间隔开(例如，隔开而不直接接触)。在这种情况下，可以形成上面参考图13描述的半导体器件200a。

根据示例性工艺，结合图9和图20，在用于形成第一上沟道孔154ah和第二上沟道孔154bh2的工艺期间，当第二上沟道孔154bh2被蚀刻到比第二上连接156bu2的宽度大的宽度时，第二上连接156bu2外部的第一层间绝缘膜170也被去除，因此第二上沟道孔154bh2可以被第二焊盘156bp2蚀刻停止。在这种情况下，可以形成上面参考图9描述的半导体器件100b。

接下来，可以在第一上沟道孔154ah和第二上沟道孔154bh的内壁上分别形成第一上沟道结构154a和第二上沟道结构154b。

参照图21，通过凭借去除存储单元区域mcr中的上栅电极130的部分和下栅电极120的部分在字线切割区域wlc(参考图11)中形成开口(未示出)，衬底110的顶表面可以暴露。通过经由wlc将杂质注入到衬底110中，可以在衬底110的在字线切割区域wlc下方的部分中形成公共源极区112。

接下来，可以在字线切割区域wlc中形成电连接到公共源极区112的公共源极线csl。

在其它实施方式中，当在上面参考图15和图19描述的工艺中使用多个牺牲层而不是下栅电极120和上栅电极130来形成下栅电极叠层120s和上栅电极叠层130s时，可以在形成公共源极线csl之前通过字线切割区域wlc的开口去除牺牲层，并且可以用下栅电极120和上栅电极130填充从其去除了牺牲层的空间。

接下来，可以形成覆盖存储单元区域mcr、连接区域con和外围电路区域per的第二层间绝缘膜182。

参照图22，连接到上焊盘线130p的上单元接触230和连接到第一下单元接触222a的第二下单元接触222b可以形成在连接区域con中。而且，连接到驱动电路落着焊盘266的第一驱动电路上接触264可以形成在外围电路区域per中。

如上所述，已经在附图和说明书中公开了示例实施方式。虽然这里已经参考特定术语描述了示例实施方式，但是应该理解，它们仅用于描述本公开的技术构思的目的，而不是用于限制如在权利要求中限定的本公开的范围。因此，本领域普通技术人员将理解，在不脱离本发明构思的范围的情况下，各种修改和等同实施方式都是可能的。因此，本公开的真正保护范围应由所附权利要求的技术构思确定。

本申请要求享有2018年4月4日在韩国知识产权局提交的韩国专利申请第10-2018-0039337号的权益，其公开内容通过引用整体合并于此。