存储器单元和形成存储器电路的方法与流程
本发明的实施例涉及存储器单元和形成存储器电路的方法。
背景技术：
半导体集成电路(ic)工业已经产生了各种各样的数字器件以解决许多不同领域中的问题。这些数字器件中的一些(诸如存储器宏)配置为用于存储数据。随着ic变得越来越小和越来越复杂，这些数字器件内的导线的电阻也会发生变化，从而影响这些数字器件的工作电压和整体ic性能。
技术实现要素：
本发明的实施例提供了一种存储器单元，包括：第一上拉晶体管，具有第一有源区域，所述第一有源区域在第一方向上延伸并且位于第一层级上；第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开，并且所述第二有源区域与所述第一有源区域相邻；第二上拉晶体管；第二传输门晶体管，耦合至所述第二上拉晶体管；以及第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一上拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一上拉晶体管和所述第二上拉晶体管是四晶体管(4t)存储器单元的部分。
本发明的另一实施例提供了一种形成存储器电路的方法，所述方法包括：由处理器生成所述存储器电路的布局设计，所述布局设计具有单元边界，其中，生成所述布局设计包括：生成对应于制造第一下拉晶体管的第一有源区域的第一有源区域布局图案，所述第一有源区域布局图案在第一方向上延伸，并且位于第一层级上；生成对应于制造第一传输门晶体管的第二有源区域的第二有源区域布局图案，所述第二有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，并且在与所述第一方向不同的第二方向上与所述第一有源区域布局图案分隔开；生成对应于制造第二下拉晶体管的第三有源区域的第三有源区域布局图案，所述第三有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，并且耦合至所述第一有源区域布局图案；生成对应于制造第二传输门晶体管的第四有源区域的第四有源区域布局图案，所述第四有源区域布局图案在所述第一方向上延伸，位于所述第一层级上，在所述第二方向上耦合至所述第三有源区域布局图案，并且在所述第一方向上与所述第二有源区域布局图案分隔开；生成对应于制造第一金属接触件的第一金属接触件布局图案，所述第一金属接触件布局图案在所述第二方向上延伸，与存储器单元的单元边界和所述第一有源区域布局图案重叠，并且位于与所述第一层级不同的第二层级上，并且所述第一金属接触件电耦合至所述第一下拉晶体管的源极；以及生成对应于制造第二金属接触件的第二金属接触件布局图案，所述第二金属接触件布局图案在所述第二方向上延伸，与所述存储器单元的所述单元边界和所述第三有源区域布局图案重叠，并且位于所述第二层级上，并且所述第二金属接触件电耦合至所述第二下拉晶体管的源极；以及基于所述布局设计制造所述存储器电路，所述存储器电路是四晶体管(4t)存储器单元，所述四晶体管存储器单元包括所述第一传输门晶体管、所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管。
本发明的又一实施例提供了一种存储器单元，包括：第一下拉晶体管，具有在第一方向上延伸并且位于第一层级上的第一有源区域；第一传输门晶体管，具有在所述第一方向上延伸的第二有源区域，所述第二有源区域位于所述第一层级上，并且在不同于所述第一方向的第二方向上与所述第一有源区域分隔开；第二下拉晶体管，具有在所述第一方向上延伸的第三有源区域，所述第三有源区域位于所述第一层级上，并且在所述第一方向上与所述第一有源区域分隔开；第二传输门晶体管，具有在所述第一方向上延伸的第四有源区域，所述第四有源区域位于所述第一层级上，在所述第二方向上与所述第三有源区域分隔开，并且在所述第一方向上与所述第二有源区域分隔开；第一金属接触件，在所述第二方向上延伸，并且从所述第一有源区域延伸至所述第二有源区域，所述第一金属接触件位于不同于所述第一层级的第二层级上，所述第一金属接触件将所述第一下拉晶体管的漏极电耦合至所述第一传输门晶体管的漏极；以及第二金属接触件，在所述第二方向上延伸，并且从所述第三有源区域延伸至所述第四有源区域，所述第二金属接触件位于所述第二层级上，并且将所述第二下拉晶体管的漏极电耦合至所述第二传输门晶体管的漏极，其中，所述第一传输门晶体管、所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管是四晶体管(4t)存储器单元的部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1a是根据一些实施例的存储器宏的电路图。
图1b是根据一些实施例的存储器单元的电路图。
图1c是根据一些实施例的存储器单元的电路图。
图2a、图2b和图2c是根据一些实施例的布局设计的图。
图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3h和图3i是根据一些实施例的至少一个集成电路的图。
图4a和图4b是根据一些实施例的布局设计的图。
图5是根据一些实施例的集成电路的图。
图6a是根据一些实施例的制造集成电路的方法的流程图。
图6b是根据一些实施例的生成存储器阵列电路的布局设计的方法的流程图。
图7是根据一些实施例的用于设计集成电路布局设计的系统的框图。
图8是根据一些实施例的集成电路(ic)制造系统和与其相关联的ic制造流程的框图。
图9示出了制造系统的框图。
图10a至图10b示出了掩模制造方法的流程图。
图11示出了控制掩模制造的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。预期其他组件、材料、值、步骤、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且本身并不表示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据一些实施例，存储器单元包括第一和第二上拉晶体管、第一和第二传输门晶体管以及第一金属接触件。在一些实施例中，第一传输门晶体管、第二传输门晶体管、第一上拉晶体管和第二上拉晶体管是四晶体管(4t)存储器单元的部分。在一些实施例中，第二传输门晶体管耦合至第二上拉晶体管。
在一些实施例中，第一上拉晶体管具有在第一方向上延伸的第一有源区域，并且位于第一层级上。在一些实施例中，第一传输门晶体管具有在第一方向上延伸的第二有源区域。在一些实施例中，第二有源区域位于第一层级上，并且在不同于第一方向的第二方向上与第一有源区域分隔开。在一些实施例中，第二有源区域与第一有源区域相邻。
在一些实施例中，第一金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。在一些实施例中，第一金属接触件位于不同于第一层级的第二层级上。在一些实施例中，第一金属接触件将第一上拉晶体管的漏极电耦合至第一传输门晶体管的漏极。
存储器宏
图1a是根据一些实施例的存储器宏100a的电路图。在图1a的实施例中，存储器宏100a是静态随机存取存储器(sram)宏。sram用于说明，并且其他类型的存储器在各个实施例的范围内。
存储器宏100a包括具有m行和n列的单元阵列102，其中n是对应于单元阵列102中的列数的正整数，并且m是对应于单元阵列102中的行数的正整数。单元阵列102中的单元的行布置在第一方向x上。单元阵列102中的单元的列布置在第二方向y上。第二方向y不同于第一方向x。在一些实施例中，第二方向垂直于第一方向。在一些实施例中，单元阵列102包括一个或多个单端口(sp)sram单元。在一些实施例中，单元阵列102包括一个或多个双端口(dp)sram单元。单元阵列102中的不同类型的存储器单元在本发明的预期范围内。
存储器宏100a还包括n条位线bl[1]、...bl[n](统称为“位线bl”)和n位线条blb[1]、...blb[n](统称为“位线条blb”)。单元阵列102中的每列1、...、n与相应的位线bl[1]、...、bl[n]和相应的位线条blb[1]、...、blb[n]重叠。每条位线bl或位线条blb在第二方向y上延伸并且位于一列单元(例如，列1、...、n)上方。
存储器宏100a还包括m条字线wl[1]、......wl[m](统称为“字线wl”)。单元阵列102中的每行1、...、m与相应的字线wl[1]、...、wl[m]重叠。每条字线wl在第一方向x上延伸并且位于相应的一行单元(例如，行1、......、m)上方。
存储器宏100a的不同配置在本发明的预期范围内。
存储器单元
图1b是根据一些实施例的可用于图1a中的存储器单元100b的电路图。
存储器单元100b可用作图1a的存储器宏100a中的一个或多个存储器单元。
存储器单元100b是用于说明的四晶体管(4t)单端口(sp)sram存储器单元。在一些实施例中，存储器单元100b包括除四个之外的晶体管的数量。其他类型的存储器在各个实施例的范围内。
存储器单元100b包括两个p型金属氧化物半导体(pmos)晶体管pg0和pg1，以及两个n型金属氧化物半导体(nmos)晶体管pd0和pd1。pmos晶体管pg0和pg1配置为传输门晶体管，并且nmos晶体管pd0和pd1配置为下拉晶体管。
nmos晶体管pd0的漏极端子、nmos晶体管pd1的栅极端子和pmos晶体管pg0的源极端子在配置为存储节点nd的节点处耦合在一起。nmos晶体管pd1的漏极端子、nmos晶体管pd0的栅极端子和pmos晶体管pg1的源极端子在配置为存储节点ndb的节点处耦合在一起。
nmos晶体管pd0和pd1中的每个的源极端子配置为具有电源参考电压vss的电源参考电压节点(未标记)。nmos晶体管pd0和pd1中的每个的源极端子还耦合至电源参考电压vss。
字线wl与每个pmos晶体管pg0和pg1的栅极端子耦合。字线wl也称为写入控制线，因为pmos晶体管pg0和pg1配置为由字线wl上的信号控制，以便在位线bl、blb和相应的节点nd、ndb之间传输数据。
pmos晶体管pg0的漏极端子耦合至位线bl。pmos晶体管pg1的漏极端子耦合至位线blb。位线bl和blb配置为存储器单元100b的数据输入和输出。在一些实施例中，在写入操作中，将逻辑值施加到第一位线bl并且将相反的逻辑值施加到另一位线blb使得能够将位线上的逻辑值写入存储器单元100b。位线bl和blb中的每个称为数据线，因为位线bl和blb上承载的数据被写入相应的节点nd和ndb以及从相应的节点nd和ndb读取。
存储器单元100b的不同配置在本发明的预期范围内。例如，pmos晶体管pg0、pmos晶体管pg1、nmos晶体管pd0或nmos晶体管pd1的源极或漏极端子可以调换为pmos晶体管pg0、pmos晶体管pg1、nmos晶体管pd0或nmos晶体管pd1的相应漏极或源极端子，反之亦然。
另一存储器单元
图1c是根据一些实施例的可用于图1a的存储器单元100c的电路图。
存储器单元100c可用作图1a的存储器宏100a中的一个或多个存储器单元。
存储器单元100c是用于说明的4tspsram存储器单元。在一些实施例中，存储器单元100c包括除四个之外的晶体管的数量。其他类型的存储器在各个实施例的范围内。
存储器单元100c包括两个pmos晶体管pu0和pu1，以及两个nmos晶体管pg2和pg3。nmos晶体管pg2和pg3配置为传输门晶体管，并且pmos晶体管pu0和pu1配置为上拉晶体管。
pmos晶体管pu0的漏极端子、pmos晶体管pu1的栅极端子和nmos晶体管pg2的源极端子在配置为存储节点nd的节点处耦合在一起。pmos晶体管pu1的漏极端子、pmos晶体管pu0的栅极端子和nmos晶体管pg3的源极端子在配置为存储节点ndb的节点处耦合在一起。
pmos晶体管pu0和pu1中的每个的源极端子配置为具有电源电压vdd的电源电压节点(未标记)。每个pmos晶体管pu0和pu1的源极端子也耦合至电源电压vdd。
字线wl与nmos晶体管pg2和pg3中的每个的栅极端子耦合。nmos晶体管pg2和pg3配置为由字线wl上的信号控制，以便在位线bl、blb和相应的节点nd、ndb之间传输数据。
nmos晶体管pg2的漏极端子耦合至位线bl。nmos晶体管pg3的漏极端子耦合至位线blb。位线bl和blb配置为存储器单元100c的数据输入和输出。在一些实施例中，在写入操作中，将逻辑值施加到位线bl并且将相反的逻辑值施加到另一位线blb使得能够将位线上的逻辑值写入存储器单元100c。位线bl和blb中的每个被称为数据线，因为位线bl和blb上承载的数据被写入相应的节点nd和ndb以及从相应的节点nd和ndb读取。
存储器单元100c的不同配置在本发明的预期范围内。例如，nmos晶体管pg2、nmos晶体管pg3、pmos晶体管pu0或pmos晶体管pu1的源极或漏极端子可以调换为nmos晶体管pg2、nmos晶体管pg3、pmos晶体管pu0或pmos晶体管pu1的相应漏极或源极端子，反之亦然。
布局设计
图2a至图2c是根据一些实施例的布局设计200的图。布局设计200是图1b的存储器单元100b或图c的存储器单元100c的布局图。布局设计200可用于制造存储器单元100b或100c。
布局设计200包括部分200a(图2a)和部分200b(图2b)。为了便于说明，图2a的布局设计200不包括部分200b。类似地，为了便于说明，图2b的布局设计200不包括部分200a。
如图2c所示，布局设计200包括图2a的部分200a和图2b的部分200b。换句话说，当部分200a和部分200b的单元边界对准时，图2c的布局设计是图2a的布局部分200a和图2b的布局部分200b的组合。为了便于说明，图2a至图2b中的一些标记元件未在图2c中标记。在一些实施例中，图2a至图2c的布局设计200包括图2a至图2c中未示出的附加元件。
图2a的布局设计200包括部分200a。部分200a包括布局设计200的有源(od)层级、多晶硅(poly)层级、扩散上金属(md)层级、扩散上通孔(vd)层级和栅极上通孔(vg)层级的的部件。
图2b的布局设计200包括部分200b。部分200b包括布局设计200的金属1(m1)层级、金属2(m2)层级、通孔0(v0)层级和通孔1(v1)层级的部件。
布局设计200包括有源区域布局图案202a和202b(统称为“有源区域布局图案组202”)。
有源区域布局图案202a可用于制造集成电路300的有源区域303a1、303a2、303b1和303b2(图3a至图3i)。有源区域布局图案202b可用于制造集成电路300的有源区域305a1、305a2、305b1和305b2(图3a至图3i)。
有源区域布局图案202a包括有源区域布局图案202a1和有源区域布局图案202a2。在一些实施例中，有源区域布局图案202a1可用于制造集成电路300的有源区域303a1和303a2(图3a至图3i)。在一些实施例中，有源区域布局图案202a2可用于制造集成电路300的有源区域303b1和303b2(图3a至图3i)。
有源区域布局图案202b包括有源区域布局图案202b1和有源区域布局图案202b2。在一些实施例中，有源区域布局图案202b1可用于制造集成电路300的有源区域305a1和305a2(图3a至图3i)。在一些实施例中，有源区域布局图案202a2可用于制造集成电路300的有源区域305b1和305b2(图3a至图3i)。
有源区域布局图案组202a的每个布局图案在第一方向x上延伸并且位于第一布局层级上。在一些实施例中，第一布局层级对应于布局设计200或400的有源区域(图4a至图4b)。有源区域布局图案组202的布局图案202a和202b在第二方向y上彼此分隔开。在一些实施例中，第二方向y与第一方向x不同。在一些实施例中，有源区域布局图案组202称为氧化物定义(od)布局图案，od布局图案定义布局设计200或400的源极或漏极扩散布局图案。在一些实施例中，有源区域布局图案组202连续延伸穿过布局设计200的单元边界至其他相邻的单元。
布局设计200还包括栅极布局图案204a、204b和204c(统称为“栅极布局图案组204”)。在一些实施例中，栅极布局图案204a和204b可用于制造集成电路300(图3a至图3i)和500(图5)的相应栅极结构304a和304b。栅极布局图案204c位于204a和204b之间。在一些实施例中，栅极布局图案204c可用于制造集成电路300(图3a至图3i)和500(图5)的伪栅极结构(未示出)。在一些实施例中，伪栅极结构是非功能性栅极结构。布局设计200或400(图4a至图4b)的至少栅极布局图案组204或者集成电路300(图3a至图3i)和500(图5)的栅极组304的接触多晶硅间距(cpp)为3。换句话说，在一些实施例中，第一方向x上的布局设计200的单元边界的宽度等于cpp(例如，3)。在一些实施例中，通过具有3的cpp，布局设计200或400(图4a至图4b)或集成电路300(图3a至图3i)和500(图5)具有比其他方法更高的密度。
在一些实施例中，栅极布局图案204a可用于制造pmos晶体管pg0和nmos晶体管pd0的栅极区域或pmos晶体管pu0和nmos晶体管pg2的栅极区域。在一些实施例中，栅极布局图案204b可用于制造pmos晶体管pg1和nmos晶体管pd1的栅极区域或pmos晶体管pu1和nmos晶体管pg3的栅极区域。
在一些实施例中，栅极布局图案组204的每个栅极布局图案在第二方向y上延伸并且与有源区域布局图案组202重叠。在一些实施例中，栅极布局图案组204的每个栅极布局图案在第一方向x上与栅极布局图案组204的相邻栅极布局图案分隔开。在一些实施例中，相邻元件邻近或紧邻另一元件。例如，在一些实施例中，栅极布局图案204a与栅极布局图案204c相邻。在一些实施例中，有源区域布局图案202a与有源区域布局图案202b相邻。
栅极布局图案组204位于与第一布局层级不同的第二布局层级上。在一些实施例中，第二布局层级对应于布局设计200或400的多晶硅层级(图4a至图4b)。有源区域布局图案组202位于栅极布局图案组204下方。栅极布局图案组204的其他数量或配置在本发明的范围内。
布局设计200还包括氧化物扩散(od)边缘上连续多晶硅(cpode)布局图案206。cpode布局图案206在第二方向y上延伸，并且覆盖栅极布局图案204c。在一些实施例中，cpode布局图案206可用于指示：去除集成电路300(图3a至图3i)和500(图5)的伪栅极结构(由栅极布局图案204c制造的栅极结构304c)，形成沟槽以及在第一阱301(图3a至图3i)和第二阱302(图3a至图3i)中用绝缘部分330填充沟槽。在一些实施例中，伪栅极结构是非功能性栅极结构。在一些实施例中，栅极布局图案204c是cpode布局图案206。在一些实施例中，cpode布局图案206用于指示栅极布局图案204c是伪栅极布局图案。cpode布局图案206中的其他配置或数量的图案在本发明的范围内。
布局设计200还包括多晶硅切割部件布局图案208a和208b(统称为“多晶硅切割部件布局图案组208”)。多晶硅切割部件布局图案组208在第一方向x上延伸。多晶硅切割部件布局图案208b与布局设计200的中间部分中的栅极布局图案组204重叠。多晶硅切割部件布局图案208a沿着布局设计200的单元边界250与栅极布局图案组204重叠。在一些实施例中，多晶硅切割部件布局图案组208的每个切割部件布局图案(208a或208b)在第二方向y上与多晶硅切割部件布局图案组208的另一切割部件布局图案(208b或208a)分隔开。在一些实施例中，多晶硅切割部件布局图案组208连续地延伸穿过布局设计200的单元边界至其他相邻单元。
多晶硅切割部件布局图案组208在第二方向y上具有图案宽度w1v(未标记)，并且在第一方向x上具有图案长度l(未标记)。在一些实施例中，多晶硅切割部件布局图案208a和208b可用于识别在方法600a(图6a)的操作604期间去除的集成电路300或500(图5)的相应栅极结构304a和304b的部分的相应位置。
在一些实施例中，图案宽度w1v(未标记)对应于栅极结构304a1、304a2、304b1和304b2中的一个或多个的切割宽度dv(未标记)。在一些实施例中，图案长度l(未标记)对应于栅极结构304a1、304a2、304b1和304b2中的一个或多个的切割长度lv(未标记)。在一些实施例中，栅极布局图案组204、cpode布局图案206或多晶硅切割部件布局图案组208中的至少一个位于多晶硅栅极布局层级(poly)上。多晶硅切割部件布局图案组208中的图案的其他配置或数量在本发明的范围内。
布局设计200还包括导电部件布局图案210a、210b、210c、210d、210e和210f(统称为“导电部件布局图案组210”)。在一些实施例中，导电部件布局图案210a、210b、210c、210d、210e和210f可用于制造集成电路300(图3a至图3i)和500(图5)的相应导电结构310a、310b、310c、310d、310e和310f。
在一些实施例中，导电部件布局图案组210在第二方向y上延伸，并且位于有源区域布局图案组202上方。导电部件布局图案210a和210b与有源区域布局图案202a重叠。在一些实施例中，导电部件布局图案210a和210b与单元边界250重叠。导电部件布局图案210c和210d与有源区域布局图案202b重叠。在一些实施例中，至少导电部件布局图案210e或210f与有源区域布局图案202a重叠。在一些实施例中，至少导电部件布局图案210e或210f与有源区域布局图案202b重叠。
在一些实施例中，至少导电部件布局图案210e或210f从有源区域布局图案202a延伸至有源区域布局图案202b。在一些实施例中，导电部件布局图案210e或210f的至少一侧直接接触或邻接有源区域布局图案202b的一侧。在一些实施例中，至少导电部件布局图案210e或210f从有源区域布局图案202a延伸至有源区域布局图案202b的一侧。
在一些实施例中，导电部件布局图案组210的每个导电部件布局图案在至少第一方向x或第二方向y上与导电部件布局图案组210的相邻布局图案分隔开。导电部件布局图案组210位于不同于第一布局层级和第二布局层级的第三布局层级上。在一些实施例中，第三布局层级对应于布局设计200或400(图4a至图4b)的扩散上金属(md)层级。导电部件布局图案组210的其他数量或配置在本发明的范围内。
布局设计200还包括导电部件布局图案212a、212b、212c、212d、212e和212f(统称为“导电部件布局图案组212”)。在一些实施例中，导电部件布局图案212a、212b、212c、212d、212e和212f可用于制造集成电路300(图3a至图3i)和500(图5)的相应导电结构312a、312b、312c、312d、312e和312f。
在一些实施例中，导电部件布局图案组212在第一方向x上延伸，并且位于至少导电部件布局图案组210或栅极布局图案组204上方。
导电部件布局图案212a与导电部件布局图案210a和210b、切割部件布局图案208a和cpode布局图案206重叠。导电部件布局图案212b和212c中的每个与导电部件布局图案210e和210f以及cpode布局图案206重叠。导电部件布局图案212d和212e与相应的导电部件布局图案210c和210d重叠。导电部件布局图案212b与导电部件布局图案210a和210b、切割部件布局图案208a和cpode布局图案206重叠。
导电部件布局图案212a与栅极布局图案204a、204b和204c重叠。导电部件布局图案212b与栅布局图案204a和204c重叠。导电部件布局图案212c与栅布局图案204b和204c重叠。导电部件布局图案212d和212e与相应的栅极布局图案204a和204b重叠。导电部件布局图案212f与栅布局图案204a、204b和204c以及cpode布局图案206重叠。
在一些实施例中，导电部件布局图案组212的每个导电部件布局图案在至少第一方向x或第二方向y上与导电部件布局图案组212的相邻布局图案分隔开。导电部件布局图案组212位于不同于第一布局层级、第二布局层级和第三布局层级的第四布局层级上。在一些实施例中，第四布局层级对应于布局设计200或400(图4a至图4b)的金属0(m0)层级。导电部件布局图案组212的其他数量或配置在本发明的范围内。
布局设计200还包括通孔布局图案214a、214b、214c、214d、214e、214f、214g和214h(统称为“通孔布局图案组214”)。在一些实施例中，通孔布局图案214a、214b、214c、214d、214e、214f、214g和214h可用于制造集成电路300(图3a至图3i)和500(图5)的相应通孔314a、314b、314c、314d、314e、314f、314g和314h。
在一些实施例中，通孔布局图案组214的通孔布局图案214c和214i位于导电部件布局图案组212的相应导电部件布局图案212b和212f与栅极布局图案组204的栅极布局图案204a重叠的位置处。
在一些实施例中，通孔布局图案组214的通孔布局图案214f和214j位于导电部件布局图案组212的相应导电部件布局图案212c和212f与栅极布局图案组204的栅极布局图案204b重叠的位置处。
在一些实施例中，通孔布局图案组214中的一个或多个位于导电部件布局图案组212中的一个或多个与栅极布局图案组204中的一个或多个之间。
在一些实施例中，通孔布局图案组214的通孔布局图案214a和214b位于导电部件布局图案组212的导电部件布局图案212a与导电部件布局图案组210的相应导电部件布局图案210a和210b重叠的位置处。
在一些实施例中，通孔布局图案组214的通孔布局图案214d和214e位于导电部件布局图案组212的相应导电部件布局图案212b和212c与导电部件布局图案组210的相应导电部件布局图案210f和210e重叠的位置处。
在一些实施例中，通孔布局图案组214的通孔布局图案214g和214h位于导电部件布局图案组212的相应导电部件布局图案212d和212e与导电部件布局图案组210的相应导电部件布局图案210c和210d重叠的位置处。
在一些实施例中，通孔布局图案组214中的一个或多个位于导电部件布局图案组212中的一个或多个与导电部件布局图案组210中的一个或多个之间。
在一些实施例中，通孔布局图案组214的通孔布局图案214c、214f、214i和214j位于布局设计200或400(图4a至图4b)的至少栅极上通孔(vg)层级上。在一些实施例中，vg层级在布局设计200或400(图4a至图4b)的第四布局层级和第二布局层级之间。
在一些实施例中，通孔布局图案组214的通孔布局图案214a、214b、214d、214e、214g和214h位于布局设计200或400(图4a至图4b)的至少扩散上通孔(vd)层级上。在一些实施例中，vd层级在布局设计200或400(图4a至图4b)的第四布局层级和第三布局层级之间。
通孔布局图案组214的其他数量或配置在本发明的范围内。
布局设计200还包括如图2b所示的导电部件布局图案218a、218b、218c、218d和218e(统称为“导电部件布局图案组218”)。在一些实施例中，导电部件布局图案218a、218b、218c、218d和218e可用于制造集成电路300(图3a至图3i)和500(图5)的相应导电结构318a、318b、318c、318d和318e。
在一些实施例中，导电部件布局图案组218在第二方向y上延伸，并且位于至少导电部件布局图案组210、栅极布局图案组204或导电部件布局图案组212上方。
导电部件布局图案218a与有源区域布局图案202a和202b、切割部件布局图案208b、导电部件布局图案212d和导电部件布局图案210a和210c的至少部分重叠。
导电部件布局图案218b与有源区域布局图案202a和202b、切割部件布局图案208a和208b、导电部件布局图案212a、212b、212c、212d和212f、栅布局图案204a以及至少部分导电部件布局图案210e重叠。
导电部件布局图案218c与有源区域布局图案202a和202b、切割部件布局图案208a和208b、cpode布局图案206、导电部件布局图案212a、212b、212c和212f以及栅布局图案204b重叠。
导电部件布局图案218d与有源区域布局图案202a和202b、切割部件布局图案208a和208b、导电部件布局图案212a、212b、212c、212e和212f、栅布局图案204c以及至少部分导电部件布局图案210f重叠。
导电部件布局图案218e与有源区域布局图案202a和202b、切割部件布局图案208b、导电部件布局图案212e和导电部件布局图案210b和210d的至少部分重叠。
在一些实施例中，导电部件布局图案组218的每个导电部件布局图案在至少第一方向x上与导电部件布局图案组218的相邻布局图案分隔开。导电部件布局图案组218位于与第一布局层级、第二布局层级、第三布局层级和第四布局层级不同的第五布局层级上。在一些实施例中，第五布局层级对应于布局设计200或400(图4a至图4b)的金属1(m1)层级。导电部件布局图案组218的其他数量或配置在本发明的范围内。
布局设计200还包括通孔布局图案220a、220b、220c、220d和220e(统称为“通孔布局图案组220”)。在一些实施例中，通孔布局图案220a、220b、220c、220d和220e可用于制造集成电路300(图3a至图3i)和500(图5)的相应通孔320a、320b、320c、320d和320e。
在一些实施例中，通孔布局图案组220中的一个或多个位于导电部件布局图案组218中的一个或多个与导电部件布局图案组212中的一个或多个之间。
在一些实施例中，通孔布局图案组220的通孔布局图案220a和220e位于导电部件布局图案组218的相应导电部件布局图案218a和218e与导电部件布局图案组212的相应导电部件布局图案212b和212e重叠的位置处。
在一些实施例中，通孔布局图案组220的通孔布局图案220b和220c位于导电部件布局图案组218的相应导电部件布局图案218b和218d与导电部件布局图案组212的导电部件布局图案212f重叠的位置处。
在一些实施例中，通孔布局图案组220的通孔布局图案220d位于导电部件布局图案组218的导电部件布局图案218c与导电部件布局图案组212的导电部件布局图案212a重叠的位置处。
在一些实施例中，通孔布局图案组220位于布局设计200或400(图4a至图4b)的至少通孔0(v0)层级上。在一些实施例中，v0层级在布局设计200或400(图4a至图4b)的第四布局层级和第五布局层级之间。通孔布局图案组220的其他数量或配置在本发明的范围内。
布局设计200还包括导电部件布局图案222a、222b、222c、222d和222e(统称为“导电部件布局图案组222”)。在一些实施例中，导电部件布局图案222a、222b、222c、222d和222e可用于制造集成电路300(图3a至图3i)和500(图5)的相应导电结构322a、322b、322c、322d和322e。
在一些实施例中，导电部件布局图案组222在第一方向x上延伸，并且位于至少导电部件布局图案组210、栅极布局图案组204、导电部件布局图案组212或导电部件布局图案组218上方。
导电部件布局图案222a与切割部件布局图案208a、导电部件布局图案212a、导电部件布局图案210a和210b、栅极布局图案204a、204b和204c、cpode布局图案206和导电部件布局图案218b、218c和218d重叠。
导电部件布局图案222b与有源区域布局图案202a、导电部件布局图案212b、栅布局图案204a、204b和204c、cpode布局图案206、导电部件布局图案218a、218b、218c、218d和218e以及导电部件布局图案210a、210b、210e和210f的至少部分重叠。
导电部件布局图案222c与导电部件布局图案212c、栅极布局图案204a、204b和204c、cpode布局图案206、导电部件布局图案218a、218b、218c、218d和218e以及至少部分导电部件布局图案210e和210f重叠。
导电部件布局图案222d与导电部件布局图案212d和212e、栅极布局图案204a、204b和204c、cpode布局图案206、导电部件布局图案218a、218b、218c、218d和218e以及至少部分导电部件布局图案210c、210d、210e和210f重叠。在一些实施例中，导电部件布局图案222d与有源区域布局图案202b的至少部分重叠。
导电部件布局图案222e与导电部件布局图案212f、栅极布局图案204a、204b和204c、cpode布局图案206和导电部件布局图案218b、218c和218d重叠。
在一些实施例中，导电部件布局图案组222的每个导电部件布局图案在至少第二方向y上与导电部件布局图案组222的相邻布局图案分隔开。导电部件布局图案组222位于与第一布局层级、第二布局层级、第三布局层级、第四布局层级和第五布局层级不同的第六布局层级上。在一些实施例中，第六布局层级对应于布局设计200或400(图4a至图4b)的金属2(m2)层级。导电部件布局图案组222的其他数量或配置在本发明的范围内。
布局设计200还包括通孔布局图案226a、226b、226c、226d和226e(统称为“通孔布局图案组226”)。在一些实施例中，通孔布局图案226a、226b、226c、226d和226e可用于制造集成电路300(图3a至图3i)和500(图5)的相应通孔326a、326b、326c、326d和326e。
在一些实施例中，通孔布局图案组226中的一个或多个位于导电部件布局图案组222中的一个或多个与导电部件布局图案组218中的一个或多个之间。
在一些实施例中，通孔布局图案组226的通孔布局图案226a位于导电部件布局图案组222的相应导电部件布局图案222b与导电部件布局图案组218的导电结构218a重叠的位置处。
在一些实施例中，通孔布局图案组226的通孔布局图案226b、226c和226d位于导电部件布局图案组222的相应导电部件布局图案222e、222c和222a与导电部件布局图案组218的导电结构218c重叠的位置处。
在一些实施例中，通孔布局图案组226的通孔布局图案226e位于导电部件布局图案组222的相应导电部件布局图案222d与导电部件布局图案组218的导电结构218e重叠的位置处。
在一些实施例中，通孔布局图案220d和220e的每个中心与相应的通孔布局图案226d和226e的相应中心对准。
在一些实施例中，通孔布局图案220e、226e或214h的至少中心与通孔布局图案220e、226e或214h的至少另一中心对准。
在一些实施例中，通孔布局图案220a的中心与通孔布局图案214g的中心对准。
在一些实施例中，通孔布局图案组226位于布局设计200或400(图4a至图4b)的至少通孔1(v1)层级上。在一些实施例中，v1层级位于布局设计200或400(图4a至图4b)的第五布局层级和第六布局层级之间。通孔布局图案组226的其他数量或配置在本发明的范围内。
在一些实施例中，通过在布局设计200的导电部件布局图案222a、222c、222e之间使用导电部件布局图案222b和222d导致布局设计200或400具有比其他方法更好的电磁屏蔽。在一些实施例中，通过提供更好的电磁屏蔽，使得布局设计200或400具有比其他方法更少的串扰。
集成电路-截面图
图3a、图3b、图3c、图3d、图3e、图3f、图3g、图3h和图3i是根据一些实施例的集成电路300的图。
图3a是对应于由平面a-a'横切的布局设计200的集成电路300的截面图。图3b是对应于由平面b-b'横切的布局设计200的集成电路300的截面图。图3c是对应于由平面c-c'横切的布局设计200的集成电路300的截面图。图3d是对应于由平面d-d'横切的布局设计200的集成电路300的截面图。图3e是对应于由平面e-e'横切的布局设计200的集成电路300的截面图。图3f是对应于由平面f-f'横切的布局设计200的集成电路300的截面图。图3g是对应于由平面g-g'横切的布局设计200的集成电路300的截面图。图3h是对应于由平面h-h'横切的布局设计200的集成电路300的截面图。图3i是对应于由平面i-i'横切的布局设计200的集成电路300的截面图。
集成电路300由布局设计200制造。集成电路300是存储器单元100b或100c的结构实现。
包括对准、长度和宽度的结构关系以及集成电路300或500的配置类似于图2a至图2b的布局设计200和图4a至图4b的布局设计400的结构关系和配置，并且为简洁起见，将不在图3a至图3i中描述。
集成电路300包括第一阱301和第二阱302。第一阱301和第二阱302中的每个位于集成电路300的至少第一层级上，并且在至少第一方向x或第二方向y上延伸。在一些实施例中，第一阱301和第二阱302彼此相邻，并且在第二方向y上彼此分隔开。
第一阱301包括第一部分301a和第二部分301b。
第二阱302包括第一部分302a和第二部分302b。
集成电路300的第一阱301的第一部分301a和第二部分301b包括第一类型的掺杂剂。集成电路300的第二阱302的第一部分302a和第二部分302b包括与第一类型不同的第二类型的掺杂剂。
在一些实施例中，第一类型是n型掺杂剂，并且第二类型是p型掺杂剂。在一些实施例中，第一类型是p型掺杂剂，并且第二类型是n型掺杂剂。
集成电路300的第一阱301的第一部分301a和第二部分301b在第一方向x上延伸。在一些实施例中，第一部分301a和第二部分301b是第一阱301的连续部分。在一些实施例中，第一部分301a和第二部分301b由绝缘部分330分隔开。
集成电路300的第二阱302的第一部分302a和第二部分302b在第一方向x上延伸。在一些实施例中，第一部分302a和第二部分302b是第二阱302的连续部分。在一些实施例中，第一部分302a和第二部分302b由绝缘部分330分隔开。在一些实施例中，绝缘部分330在第二方向y上延伸。
第一阱301或第二阱302的其他数量或配置在本发明的范围内。
集成电路300还包括有源区域组303和有源区域组305。有源区域组303和有源区域组305在第二方向y上延伸。有源区域组303和有源区域组305位于集成电路300的第一层级上。
有源区域组303包括有源区域303a1、303a2、303b1和303b2中的一个或多个。有源区域组303中的每个有源区域303a1、303a2、303b1和303b2在第一方向x上与有源区域组303中的相邻有源区域分隔开第一间距(未标记)。
有源区域组303中的有源区域303a1和303a2嵌入在集成电路300的第二阱302的第一部分301a中。有源区域组303中的有源区域303b1和303b2嵌入在集成电路300的第二阱302的第二部分301b中。有源区域303a1、303a2、303b1和303b2包括第一类型的掺杂剂。
有源区域组305包括有源区域305a1、305a2、305b1和305b2中的一个或多个。有源区域组305中的每个有源区域305a1、305a2、305b1和305b2在第一方向x上与有源区域组305中的相邻有源区域分隔开第二间距(未标记)。
有源区域组305的有源区域305a1和305a2嵌入在集成电路300的第一阱301的第一部分301a中。有源区域组305的有源区域305b1和305b2嵌入在集成电路300的第一阱301的第二部分301b中。有源区域305a1、305a2、305b1和305b2包括第二类型的掺杂剂。
在一些实施例中，集成电路300对应于图1b的存储器单元100b，并且第一类型是n型掺杂剂，而第二类型是p型掺杂剂，使得集成电路300的第一阱301是n阱，集成电路300的第二阱302是p阱，有源区域303a1、303a2、303b1和303b2是嵌入第二阱302(p阱)中的n型掺杂剂，并且有源区域305a1、305a2、305b1和305b2是嵌入第一阱301(n阱)中的p型掺杂剂。在这些实施例中，第一阱301对应于图1b的存储器单元100b的pmos晶体管pg0和pg1的n阱，并且第二阱302对应于图1b的存储器单元100b的nmos晶体管pd0和pd1的p阱。在这些实施例中，有源区域303a1和303b2是图1b的存储器单元100b的相应nmos晶体管pd0和pd1的相应源极区域，并且有源区域303a2和303b1是图1b的存储器单元100b的相应nmos晶体管pd0和pd1的相应漏极区域。在这些实施例中，有源区域305a1和305b2是图1b的存储器单元100b的相应pmos晶体管pg0和pg1的相应源极区域或漏极区域，并且有源区域305a2和305b1是图1b的存储器单元100b的相应pmos晶体管pg0和pg1的相应漏极区域或源极区域。
在一些实施例中，集成电路300对应于图1c的存储器单元100c，并且第一类型是p型掺杂剂，而第二类型是n型掺杂剂，使得集成电路300的第一阱301是p阱，并且集成电路300的第二阱302是n阱，有源区域303a1、303a2、303b1和303b2是嵌入第二阱302(n阱)中的p型掺杂剂，并且有源区域305a1、305a2、305b1和305b2是嵌入第一阱301(p阱)中的n型掺杂剂。在这些实施例中，集成电路300对应于图1c的存储器单元100c，并且第一阱301对应于nmos晶体管pg2和pg3的p阱，第二阱302对应于图1c的存储器单元100c的pmos晶体管pu0和pu1的n阱。在这些实施例中，有源区域303a1和303b2是图1c的存储器单元100c的相应pmos晶体管pu0和pu1的相应源极区域，并且有源区域303a2和303b1是图1c的存储器单元100c的相应pmos晶体管pu0和pu1的相应漏极区域。在这些实施例中，有源区域305a1和305b2是图1c的存储器单元100c的相应nmos晶体管pg2和pg3的相应源极区域或漏极区域，并且有源区域305a2和305b1是图1c的存储器单元100c的相应nmos晶体管pg2和pg3的相应漏极区域或源极区域。
有源区域组303或305的其他量或配置在本发明的范围内。
集成电路300还包括在第二方向y上延伸的栅极组304。栅极组304位于集成电路300的有源区域组302和303上方。栅极组304位于集成电路300或500的第二层级上。第二层级位于集成电路300或500的第一层级之上。在一些实施例中，集成电路300或500的第二层级称为poly层级。
栅极组304包括栅极结构304a或304b中的一个或多个。栅极结构304a和304b在第一方向x上彼此分隔开。绝缘部分330位于栅极结构304a和304b之间，并且与每个栅极结构304a或304b分隔开栅极间距(未标记)。
栅极结构304a包括栅极结构304a1和304a2。栅极结构304a1和304a2在第二方向y上彼此分隔开切割宽度dv(未标记)。
栅极结构304b包括栅极结构304b1和304b2。栅极结构304b1和304b2在第二方向y上彼此分隔开切割宽度dv(未标记)。
在一些实施例中，集成电路300对应于图1b的存储器单元100b，使得栅极结构304a1和304b1是nmos晶体管pd0和pd1的相应栅极，并且栅极结构304a2和304b2是pmos晶体管pg0和pg1的相应栅极。在一些实施例中，集成电路300对应于图1c的存储器单元100c，使得栅极结构304a1和304b1是pmos晶体管pu0和pu1的相应栅极，并且栅极结构304a2和304b2是nmos晶体管pg2和pg3的相应栅极。
至少栅极组304、栅极结构304a1、304a2、304b1或304b2的其他量或配置在本发明的范围内。
集成电路300还包括导电结构310a、310b、310c、310d、310e和310f(统称为“接触件组310”)。接触件组310在第二方向y上延伸。接触件组310位于有源区域组303、有源区域组305、第一阱301和第二阱302上方。接触件组310位于集成电路300或500的第二层级上。在一些实施例中，集成电路300或500的第二层级称为金属扩散(md)层级。
接触件组310电耦合至集成电路300或500的有源区域组303或305。在一些实施例中，接触件组310将集成电路300或500的有源区域组303或305电耦合至集成电路300或500的上部层级(例如，m0、m1或m2)。
导电结构310a、310b、310c、310d将相应的通孔314a、314b、314g、314h电耦合至相应的有源区域303a1、303b2、305a1、305b2。导电结构310e、310f将相应的有源区域303a2、303b1电耦合至相应的有源区域305a2、305b1。导电结构310e、310f将相应的通孔314e、314d电耦合至相应的导电结构312c、312b(m0层级)。接触件组310的其他数量或配置在本发明的范围内。
集成电路300还包括导电结构312a、312b、312c、312d、312e和312f(统称为“导电结构组312”)。导电结构组312在第一方向x上延伸。导电结构组312位于集成电路300或500的接触件组310、栅极结构组304、有源区域组303、有源区域组305、第一阱301和第二阱302上方。导电结构组312位于集成电路300或500的第三层级上。集成电路300或500的第三层级位于集成电路300或500的第一层级和第二层级之上。在一些实施例中，集成电路300或500的第三层级称为金属0(m0)层级。
导电结构组312将有源区域组303或305电耦合至集成电路300或500的上部层级(例如，m1或m2)。在一些实施例中，导电结构组312将栅极组304电耦合至集成电路300或500的上部层级(例如，m1或m2)。
导电结构312a通过通孔314a和314b将导电结构310a电耦合至导电结构310b。导电结构312b通过通孔314c和314d将导电结构310f电耦合至栅极结构304a1。导电结构312c通过通孔314e和314f将导电结构310e电耦合至栅极结构304b1。
导电结构312d通过通孔314g和320a将导电结构310c电耦合至上层(例如，导电结构318a)。导电结构312e通过通孔314h和320e将导电结构310d电耦合至上层(例如，导电结构318e)。
导电结构312f通过通孔314i和314j将栅极结构304a2电耦合至栅极结构304b2。导电结构组312的其他数量或配置在本发明的范围内。
集成电路300还包括位于集合电路300或500的导电结构组312和导电结构组310或栅极结构组304之间的通孔314a、314b、314c、314d、314e、314f、314g、314h、314i和314j(统称为“通孔组314”)。通孔组314将导电结构组312电耦合至集合电路300或500的导电结构组310或栅极结构组304。
在一些实施例中，通孔组314的一个或多个通孔位于导电结构组312的一个或多个导电结构位于集成电路300或500的导电结构组310或栅极结构组304中的一个或多个上方的位置处。
通孔314a、314b将导电结构312a电耦合至相应的导电结构310a、310b。通孔314c、314f将相应的导电结构312b、312c电耦合至相应的栅极结构304a2、304b2。通孔314d、314e将相应的导电结构312b、312c电耦合至相应的导电结构310f、310e。通孔314g、314h将相应的导电结构312d、312e电耦合至相应的导电结构310c、310d。
通孔组314位于集成电路300或500的扩散上通孔(vd)层级或栅极上通孔(vg)层级。集成电路300或500的vg或vd层级位于第二层级和第三层级之间。在一些实施例中，通孔314c、314f、314i和314j位于集成电路300或500的vg层级中。在一些实施例中，通孔314a、314b、314d、314e、314g和314h位于集成电路300或500的vd层级中。通孔组314的其他数量或配置在本发明的范围内。
集成电路300还包括导电结构318a、318b、318c、318d和318e(统称为“导电结构组318”)。导电结构组318在第二方向y上延伸。导电结构组318位于集成电路300或500的通孔组320、导电结构组312、接触件组310、栅极结构组304、有源区域组303、有源区域组305、第一阱301和第二阱302上方。导电结构组318位于集成电路300或500的第四层级上。集成电路300或500的第四层级位于集成电路300或500的第一层级、第二层级和第三层级之上。在一些实施例中，集成电路300或500的第四层级称为金属0(m0)层级。
导电结构组318将导电结构组312电耦合至集成电路300或500的上部层级(例如，导电结构组322(m1))。
导电结构318a对应于图1b的存储器单元100b或图1c的存储器单元100c的位线bl的至少部分。
导电结构318b和318d一起对应于图1b的存储器单元100b或图1c的存储器单元100c的字线wl。
导电结构318e对应于图1b的存储器单元100b或图1c的存储器单元100c的位线条blb的至少部分。
在一些实施例中，集成电路300对应于图1b的存储器单元100b，并且导电结构318c电耦合至参考电源电压vss。在一些实施例中，集成电路300对应于图1c的存储器单元100c，并且导电结构318c电耦合至电源电压vdd。导电结构组318的其他数量或配置在本发明的范围内。
集成电路300还包括位于集成电路300或500的导电结构组318与导电结构组312之间的通孔320a、320b、320c、320d和320e(统称为“通孔组320”)。通孔组320将导电结构组318电耦合至集成电路300或500的导电结构组312。在一些实施例中，通孔组320的一个或多个通孔位于集成电路300或500的导电结构组318的一个或多个导电结构位于导电结构312组中的一个或多个上方的位置处。
通孔320a、320e将相应的导电结构318a、318e电耦合至相应的导电结构312d、312e。通孔320b、320c将相应的导电结构318b、318d电耦合至相应的导电结构312f。通孔320d将导电结构318c电耦合至导电结构312a。
通孔组320位于集成电路300或500的通孔0(v0)层级中。集成电路300或500的v0层级位于第三层级和第四层级之间。通孔组320的其他数量或配置在本发明的范围内。
集成电路300还包括导电结构322a、322b、322c、322d和322e(统称为“导电结构组322”)。导电结构组322在第一方向x上延伸。导电结构组322位于集合电路300或500的通孔组326、通孔组320、导电结构组318、导电结构组312、接触件组310、栅极结构组304、有源区域组303、有源区域组305、第一阱301和第二阱302上方。导电结构组322位于集成电路300或500的第五层级上。集成电路300或500的第五层级位于集成电路300或500的第一层级、第二层级、第三层级和第四层级之上。在一些实施例中，集成电路300或500的第五层级称为金属1(m1)层级。
导电结构组322电耦合至集成电路300或500的导电结构组312和其他下部层级(例如，m0、多晶硅、od等)。在一些实施例中，导电结构组322电耦合至集成电路300或500的其他上部层级(未示出)。
导电结构322b和318a对应于图1b的存储器单元100b或图1c的存储器单元100c的位线bl的至少部分。导电结构322d和318e对应于图1b的存储器单元100b或图1c的存储器单元100c的位线条blb的至少部分。
在一些实施例中，集成电路300对应于图1b的存储器单元100b，并且导电结构322a、322c、322e和318c电耦合至参考电源电压vss。在一些实施例中，集成电路300对应于图1c的存储器单元100c，并且导电结构322a、322c、322e和318c电耦合至电源电压vdd。导电结构组322的其他数量或配置在本发明的范围内。
集成电路300还包括位于集成电路300或500的导电结构组322与导电结构组318之间的通孔326a、326b、326c、326d和326e(统称为“通孔组326”)。通孔组326将导电结构组322电耦合至集成电路300或500的导电结构组318。在一些实施例中，通孔组326的一个或多个通孔位于导电结构组322的一个或多个导电结构位于集成电路300或500的导电结构组318中的一个或多个上方的位置处。
通孔326a、326e将相应的导电结构322b、322d电耦合至相应的导电结构318a、318e。通孔326b、326c、326d将相应的导电结构322e、322c、322a电耦合至导电结构318c。
通孔组326位于集成电路300或500的通孔1(v1)层级中。集成电路300或500的v1层级在第四层级和第五层级之间。通孔组326的其他数量或配置在本发明的范围内。
在一些实施例中，接触件组310的至少一个导电结构或导电结构组312、318或322的至少一个导电结构是通过物理气相沉积工艺、化学气相沉积工艺、镀工艺或其他合适工艺中的一种或多种在一个或多个金属化层中形成的包括铜、铝、它们的合金的导电材料或其他合适的导电材料。
在一些实施例中，通孔组314、320或326中的至少一个通孔是金属线、通孔、硅通孔(tsv)、层间通孔(ilv)、槽通孔、通孔阵列或其他合适的导线。在一些实施例中，通孔组314、320或326中的至少一个通孔包括通过物理气相沉积工艺、化学气相沉积工艺、镀工艺或其他合适工艺中的一种或多种在一个或多个金属化层中形成的铜、铝、镍、钛、钨、钴、碳、它们的合金或另一合适的导电材料。在一些实施例中，通孔组314、320或326中的至少一个通孔包括一个或多个导线段。通孔组314、320或326的其他配置、材料或数量在本发明的范围内。
在一些实施例中，集成电路300或500(图5)占据的面积小于其他集成电路。在一些实施例中，通过占用比其他集成电路更小的面积，集成电路300或500用作与其他方法相比更密集的存储器宏100a的部分。在一些实施例中，通过用作更密集的存储器宏100a或存储器单元阵列的部分，存储器宏100a具有比其他方法更大的存储器容量。
在一些实施例中，通过在导电结构322a、322c、322e之间使用导电结构322b和322d导致集成电路300具有比其他方法更好的电磁屏蔽。在一些实施例中，通过提供更好的电磁屏蔽，使得集成电路300具有比其他方法更少的串扰。
布局设计
图4a至图4b是根据一些实施例的布局设计400的图。
布局设计400是图2a至图2c的布局设计200的变形。例如，布局设计400具有比布局设计200更大宽度的位线布局图案和位线条布局图案。与图2a至图2c中的一个或多个中的组件相同或相似的组件给出相同的附图标记，并且因此省略其详细描述。
布局设计400是图1b的存储器单元100b或图1c的存储器单元100c的布局图。布局设计400可用于制造存储器单元100b或100c。布局设计400包括部分200a(图2a)和部分400a(图4a)。为了便于说明，图4a的布局设计400不包括部分200a。如图4b所示，布局设计400包括图2a的部分200a和图4a的部分400a。
与图2a至图2c的布局设计200相比，布局设计400不包括导电部件布局图案222a和222e以及通孔布局图案226b和226d。
与图2a至图2c的布局设计200相比，布局设计400的导电部件布局图案422d代替导电部件布局图案222a，并且布局设计400的导电部件布局图案422b代替导电部件布局图案222b。
导电部件布局图案422d和422b类似于相应的导电部件布局图案222d和222b，并且因此省略类似的详细描述。在一些实施例中，导电部件布局图案422d和422b可用于制造相应的导电结构522d和522b(图5)。
导电部件布局图案422d或422b在第二方向y上的宽度大于相应导电部件布局图案222d或222b在第二方向y上的宽度。通过增加导电部件布局图案422d、422b的宽度，导电部件布局图案422d、422b可用于制造比在第二方向y上具有较小宽度的方法具有更小电阻的相应的位线bl(例如，图5中的导电结构522b)和位线条blb(例如，图5中的导电结构522d)。在一些实施例中，通过去除导电部件布局图案222a和222e以及通孔布局图案226b和226d，布局设计400具有可用于其他金属层的增加的路由资源。
导电部件布局图案422d或422b的其他配置在本发明的范围内。例如，在一些实施例中，至少导电部件布局图案422d或422b的宽度或长度改变以重叠或暴露不同于图4a至图4b中所示的布局图案。
集成电路-截面图
图5是对应于由平面j-j'横切的布局设计400的集成电路500的截面图。图5是图3h的集成电路300的变形。
集成电路500由布局设计400制造。集成电路500是存储器单元100b或100c的结构实现。
集成电路500是集成电路300的变形。与集成电路300相比，集成电路500不包括导电结构322a和322e以及通孔326b和326d。
与图3a至图3i的集成电路300相比，集成电路500的导电结构522b代替导电结构322b，并且集成电路500的导电结构522d代替导电结构322d。
导电结构522b和522d类似于相应的导电结构322b和322d，并且因此省略类似的详细描述。
导电结构522b或522d在第二方向y上的宽度大于相应导电结构322b或322d在第二方向y上的宽度。通过增加导电结构522b和522d的宽度，位线bl(例如，图5中的导电结构522b)和位线条blb(例如，图5中的导电结构522d)比在第二方向y上具有较小宽度的方法具有更小的电阻。在一些实施例中，通过去除导电结构322a和322e和通孔326b和326d，集成电路500具有可用于其他金属层的增加的路由资源。
导电结构522b或522d的其他配置在本发明的范围内。例如，在一些实施例中，至少导电结构522b或522d的宽度或长度改变以重叠或暴露与图5所示不同的集成电路500的部分。
为简洁起见，示出了集成电路500的单个截面图(例如，图5)。然而，应理解，集成电路500包括与图3a至图3i中所示的集成电路300的截面图类似的附加截面图(未示出)。例如，类似于图5，可以修改集成电路300的每个截面图以不包括导电结构322a和322e以及通孔326b和326d，并且导电结构522b代替导电结构322b，并且导电结构522d代替导电结构322d。
方法
图6a是根据一些实施例的形成或制造ic的方法600a的流程图。应当理解，可以在图6a中描绘的方法600a之前、期间和/或之后实施附加操作，并且可以仅简要描述一些其他工艺。在一些实施例中，方法600a可用于形成集成电路，诸如存储器宏100a(图1a)、存储器单元100b(图1b)、存储器单元100c(图1c)、ic结构300(图3a至图3i)或ic结构500(图5)。在一些实施例中，方法600a可用于形成具有与布局设计200或400(图2a至图2c或图4a至图4b)中的一个或多个类似关系的集成电路。
在方法600a的操作602中，生成存储器阵列电路(例如，存储器单元100b、100c)的布局设计200或400。操作602由处理设备(例如，处理器702(图7))执行，处理设备配置为执行用于生成布局设计200、400或716(图7)的指令。在一些实施例中，布局设计200、400或716是图形数据库系统(gdsii)文件格式。
在方法600a的操作604中，基于布局设计200、400或716制造存储器阵列电路(例如，存储器宏100a、存储器单元100b或100c)。在一些实施例中，方法600a的操作604包括基于布局设计200、400或716制造至少一个掩模，以及基于至少一个掩模制造存储器阵列电路。在一些实施例中，操作602或604的存储器阵列电路包括存储器单元100b(图1b)、存储器单元100c(图1c)、ic结构300(图3a至图3i)或ic结构500(图5)。
图6b是根据一些实施例的生成存储器阵列电路的布局设计的方法600b的流程图。应当理解，可以在图6b中描绘的方法600b之前、期间和/或之后实施附加操作，并且可以仅在此简要描述一些其他工艺。在一些实施例中，方法600b可用于产生存储器单元100b(图1b)、存储器单元100c(图1c)、ic结构300(图3a至图3i)或ic结构500(图5)的布局设计200或400(图2a至图2c和图4a至图4b)中的一个或多个。
在方法600b的操作610中，生成一组有源区域布局图案202a或202b。在一些实施例中，生成该组有源区域布局图案202a或202b可用于或对应于制造集成电路300或500的有源区域组303或305。
在一些实施例中，集成电路300或500的有源区域组303或305包括第一下拉晶体管(nmos晶体管pd0)、第二下拉晶体管(nmos晶体管pd1)和第一传输门晶体管(pmos晶体管pg0)、第二传输门晶体管(pmos晶体管pg1)的有源区域。在一些实施例中，集成电路300或500的有源区域组303或305包括第一上拉晶体管(pmos晶体管pu0)、第二上拉晶体管(pmos晶体管pu1)和第一传输门晶体管(nmos晶体管pg2)、第二传输门晶体管(nmos晶体管pg3)的有源区域。
在一些实施例中，该组有源区域布局图案202a、202b的每个布局图案与该组有源区域布局图案202a、202b的相邻布局图案在第二方向y上分隔开第一间距。在一些实施例中，该组有源区域布局图案202a、202b在不同于第二方向的第一方向x上延伸并且位于第一布局层级(例如，有源区域或阱)上。
在一些实施例中，操作610的生成该组有源区域布局图案202a、202b包括生成有源区域布局图案202a1、有源区域布局图案202a2、有源区域布局图案202b1和有源区域布局图案202b2。
在一些实施例中，操作610包括将该组有源区域布局图案202a、202b布置在第一布局层级(例如，有源区域或阱)上。在一些实施例中，第一布局层级对应于布局设计200或400的有源区域。
在操作612中，生成栅极布局图案组204。在一些实施例中，栅极布局图案组204对应于制造存储器单元100b-100c或集成电路300或500的栅极结构组304。
在一些实施例中，方法600b的栅极布局图案组204包括栅极布局图案204a、204b或204c中的一个或多个。在一些实施例中，操作612包括将栅极布局图案组204布置在第二布局层级(例如，poly)上。
在操作614中，生成金属接触件布局图案组210。在一些实施例中，金属接触件布局图案组210对应于制造存储器单元100b-100c或集成电路300或500的金属接触件组310。
在一些实施例中，在操作614中，金属接触件布局图案210a和210b与布局设计200或400的单元边界和有源区域布局图案202a重叠。
在一些实施例中，在操作614中，金属接触件布局图案210a、210b，210c和210d用于制造相应的金属接触件310a、310b、310c和310d。在一些实施例中，金属接触件310a电耦合至第一下拉晶体管(nmos晶体管pd0)的源极。在一些实施例中，金属接触件310b电耦合至第二下拉晶体管(nmos晶体管pd1)的源极。
在一些实施例中，金属接触件310a电耦合至第一上拉晶体管(pmos晶体管pu0)的源极。在一些实施例中，金属接触件310b电耦合至第二上拉晶体管(pmos晶体管pu1)的源极。
在一些实施例中，金属接触件310c电耦合至第一传输门晶体管(pmos晶体管pg0)的源极或漏极。在一些实施例中，金属接触件310d电耦合至第二传输门晶体管(pmos晶体管pg1)的源极或漏极。
在一些实施例中，金属接触件310c电耦合至第一传输门晶体管(nmos晶体管pg2)的源极或漏极。在一些实施例中，金属接触件310d电耦合至第二传输门晶体管(nmos晶体管pg3)的源极或漏极。
在一些实施例中，方法600b的金属接触件布局图案组210包括导电部件布局图案210a、210b、210c、210d、210e或210f中的一个或多个。在一些实施例中，操作614包括将金属接触件布局图案组210布置在第三布局层级(例如，md)上。
在操作616中，生成第一导电部件布局图案组212。在一些实施例中，操作616的第一导电部件布局图案组包括导电部件布局图案组212。在一些实施例中，导电部件布局图案组212对应于制造存储器单元100b-100c或集成电路300或500的导电结构组312。
在一些实施例中，方法600b的导电部件布局图案组212包括导电部件布局图案212a、212b、212c、212d、212e或212f中的一个或多个。在一些实施例中，操作616包括将导电部件布局图案组212布置在第四布局层级(例如，m0)上。
在操作618中，生成第一通孔布局图案组。在一些实施例中，操作618的第一通孔布局图案组包括通孔布局图案组214。在一些实施例中，通孔布局图案组214对应于制造存储器单元100b-100c或集成电路300或500的通孔组314。
在一些实施例中，方法600b的通孔布局图案组214包括通孔布局图案214a、214b、214c、214d、214e、214f、214g，214h或214i中的一个或多个。在一些实施例中，操作618包括将通孔组布置在金属接触件布局图案组210与导电部件布局图案组212之间。在一些实施例中，操作618包括将通孔组布置在第三布局层级(例如，md)和第四布局层级(例如，m0)之间。在一些实施例中，操作618包括将通孔组214布置在vg或vd布局层级上。
在操作620中，生成第二导电部件布局图案组。在一些实施例中，操作620的第二导电部件布局图案组包括导电部件布局图案组218。在一些实施例中，导电部件布局图案组218对应于制造存储器单元100b-100c或集成电路300或500的导电结构组318。
在一些实施例中，方法600b的导电部件布局图案组218包括导电部件布局图案218a、218b、218c、218d或218e中的一个或多个。在一些实施例中，操作620包括将导电部件布局图案组218布置在第五布局层级(例如，m1)上。
在操作622中，生成第二通孔布局图案组。在一些实施例中，操作622的第二通孔布局图案组包括通孔布局图案组220。在一些实施例中，通孔布局图案组220对应于制造存储器单元100b-100c或集成电路300或500的通孔组320。
在一些实施例中，方法600b的通孔布局图案组220包括通孔布局图案220a、220b、220c、220d或220e中的一个或多个。在一些实施例中，操作622包括将通孔布局图案组220布置在导电部件布局图案组218与导电部件布局图案组212之间。
在一些实施例中，操作622包括将通孔组布置在第四布局层级(例如，m0)和第五布局层级(例如，m1)之间。在一些实施例中，操作622包括将通孔组220布置在v0布局层级上。
在操作624中，生成第三导电部件布局图案组。在一些实施例中，操作624的第三导电部件布局图案组包括导电部件布局图案组222。在一些实施例中，导电部件布局图案组222对应于制造存储器单元100b-100c或集成电路300或500的导电结构组322。
在一些实施例中，方法600b的导电部件布局图案组222包括导电部件布局图案222a、222b、222c、222d，222e、422b或422d中的一个或多个。在一些实施例中，操作624包括将导电部件布局图案组222布置在第六布局层级(例如，m2)上。
在操作626中，生成第三通孔布局图案组。在一些实施例中，操作626的第三通孔布局图案组包括通孔布局图案组226。在一些实施例中，通孔布局图案组226对应于制造存储器单元100b-100c或集成电路300或500的通孔组326。
在一些实施例中，方法600b的通孔布局图案组226包括通孔布局图案226a、226b、226c、226d或226e中的一个或多个。在一些实施例中，操作626包括将通孔布局图案组226布置在导电部件布局图案组218与导电部件布局图案组222之间。在一些实施例中，操作626包括将通孔组布置在第五布局层级(例如，m1)和第六布局层级(例如，m2)之间。在一些实施例中，操作626包括将通孔组226布置在v1布局层级上。
在一些实施例中，布局设计200或400中的一个或多个是标准单元。在一些实施例中，不实施操作610-626中的一个或多个。
方法600a-600b的一个或多个操作由处理设备执行，该处理设备配置为执行用于制造存储器阵列电路的指令，诸如存储器宏100a、存储器单元(诸如存储器单元100b或100c)或者ic(诸如ic结构300或500)。在一些实施例中，使用与方法600a-600b的不同的一个或多个操作中使用的处理设备相同的处理设备来执行方法600a-600b的一个或多个操作。在一些实施例中，与用于执行方法600a-600b的不同的一个或多个操作不同的处理设备用于执行方法600a-600b的一个或多个操作。
图7是根据一些实施例的用于设计ic布局设计的系统700的示意图。在一些实施例中，系统700生成或布置本文描述的一个或多个ic布局设计。系统700包括硬件处理器702和编码有(即存储)计算机程序代码706(即一组可执行指令)的非暂时性存储器704。存储器704配置用于与用于制造集成电路的制造机器接口。处理器702经由总线708电耦合至存储器704。处理器702还通过总线708电耦合至i/o接口710。网络接口712还经由总线708电连接至处理器702。网络接口712连接到网络714，使得处理器702和存储器704能够经由网络714连接到外部元件。处理器702配置为执行在存储器704中编码的计算机程序代码706，以便使系统700可用于执行方法600a或600b中描述的部分或全部操作。
在一些实施例中，处理器702是中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
在一些实施例中，存储器704是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，存储器704包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在一些实施例中，存储器704是计算机可读存储介质。在使用光盘的一些实施例中，存储器704包括压缩盘-只读存储器(cd-rom)、压缩盘-读/写(cd-r/w)和/或数字视频盘(dvd)。
在一些实施例中，存储介质704存储计算机程序代码706，计算机程序代码706配置为使系统700执行方法600a或600b。在一些实施例中，存储介质704还存储执行方法600a或600b所需的信息以及在执行方法600a或600b期间生成的信息，诸如布局设计716和用户接口718和/或执行方法600a或600b的操作的一组可执行指令。在一些实施例中，布局设计716包括布局设计200或400中的一个或多个。
在一些实施例中，存储介质704存储用于与制造机器接口的指令(例如，计算机程序代码706)。指令(例如，计算机程序代码706)使处理器702能够生成制造机器可读的制造指令，以在制造工艺期间有效地实施方法600a或600b。
系统700包括i/o接口710。i/o接口710耦合至外部电路。在一些实施例中，i/o接口710包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到处理器702。
系统700还包括耦合至处理器702的网络接口712。网络接口712允许系统700与网络714通信，一个或多个其他计算机系统连接到网络714。网络接口712包括无线网络接口，诸如bluetooth、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1394。在一些实施例中，方法600a或600b在两个或多个系统700中实施，并且诸如布局设计的信息和用户接口由网络714在不同系统700之间交换。
系统700配置为通过i/o接口710或网络接口712接收与布局设计有关的信息。通过总线708将信息传送到处理器702，以确定用于产生ic结构(诸如ic结构300或500)的布局设计。然后将布局设计作为布局设计716存储在存储器704中。系统700配置为通过i/o接口710或网络接口712接收与用户接口有关的信息。该信息作为用户接口718存储在存储器704中。
在一些实施例中，方法600a或600b实现为用于由处理器执行的独立软件应用。在一些实施例中，方法600a或600b实现为附加软件应用的部分的软件应用。在一些实施例中，方法600a或600b实现为软件应用的插件。在一些实施例中，方法600a或600b实现为eda工具的部分的软件应用。在一些实施例中，方法600a或600b实现为由eda工具使用的软件应用。在一些实施例中，eda工具用于生成集成电路器件的布局。在一些实施例中，布局存储在非暂时性计算机可读介质或存储器704上。在一些实施例中，使用诸如可从cadencedesignsystems公司获得的
图7的系统700生成比其他方法小的存储器宏100a、存储器单元100b或100c或ic结构300或500的布局设计(例如，布局设计200或400)。
图8是根据本发明的至少一个实施例的集成电路(ic)制造系统800以及与其相关联的ic制造流程的框图。
在图8中，ic制造系统800包括在设计、开发和制造周期和/或与制造ic器件860有关的服务中彼此交互的实体，诸如设计室820、掩模室830和ic厂商/制造商(“fab”)840。系统800中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室820、掩模室830和ic制造商840中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室820、掩模室830和ic制造商840中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)820生成ic设计布局822。ic设计布局822包括为ic器件860设计的各种几何图案。几何图案对应于构成ic器件860的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个ic部件。例如，ic设计布局822的部分包括各种ic部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源电极和漏电极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室820实施适当的设计工序以形成ic设计布局822。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。ic设计布局822呈现在具有几何图案信息的一个或多个数据文件中。例如，ic设计布局822可以用gdsii文件格式或dfii文件格式表示。
掩模室830包括数据准备832和掩模制造834。掩模室830使用ic设计布局822来制造一个或多个掩模，用于根据ic设计布局822制造ic器件860的各个层。掩模室830实施掩模数据准备832，其中ic设计布局822转换为代表性数据文件(“rdf”)。掩模数据准备832将rdf提供给掩模制造834。掩模制造834包括掩模写入器。掩模写入器将rdf转换为衬底上的图像，诸如掩模(中间掩模)或半导体晶圆。ic设计布局822由掩模数据准备832操纵，以符合掩模写入器的特定特性和/或ic制造商840的要求。在图8中，掩模数据准备832和掩模制造834示出为单独的要素。在一些实施例中，掩模数据准备832和掩模制造834可以统称为掩模数据准备。
在一些实施例中，掩模数据准备832包括光学邻近校正(opc)，opc使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。opc调整ic设计布局822。在一些实施例中，掩模数据准备832包括进一步的分辨率增强技术(ret)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ilt)，ilt将opc视为逆成像问题。
在一些实施例中，掩模数据准备832包括掩模规则检查器(mrc)，mrc使用一组掩模创建规则检查已经经受opc中的工艺的ic设计布局，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc修改ic设计布局822以补偿掩模制造834期间的限制，这可以撤消由opc实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备832包括光刻工艺检查(lpc)，lpc模拟将由ic制造商840实施以制造ic器件860的处理。lpc基于ic设计布局822模拟该处理以创建模拟制造的器件，诸如ic器件860。lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关的参数、与用于制造ic的工具相关的参数和/或制造工艺的其他方面。lpc考虑各种因素，诸如空间图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)、其他合适的因子等或它们的组合。在一些实施例中，在通过lpc创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复opc和/或mrc以进一步细化ic设计布局822。
应当理解，为了清楚起见，已经简化了掩模数据准备832的上述描述。在一些实施例中，数据准备832包括诸如逻辑操作(lop)的附加特征，以根据制造规则修改ic设计布局822。另外，在数据准备832期间施加于ic设计布局822的工艺可以以各种不同的顺序实施。
在掩模数据准备832之后并且在掩模制造834期间，基于修改的ic设计布局制造掩模或掩模组。在一些实施例中，基于修改的ic设计布局，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)上形成图案。掩模可以用各种技术形成。在一些实施例中，使用二元技术形成掩模。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(uv)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，二元掩模包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模。在相移掩模(psm)中，在掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减psm或交替psm。由掩模制造834生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆中形成各个蚀刻区域和/或用于其他合适的工艺中。
ic制造商840是ic制造业务，包括用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，ic制造商840是半导体代工厂。例如，可能存在用于多个ic产品(前段制程(feol)制造)的前端制造的制造设施，而第二制造设施可以为ic产品(后段制程(beol)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
ic制造商840使用由掩模室830制造的掩模(或多个掩模)来制造ic器件860。因此，ic制造商840至少间接地使用ic设计布局822来制造ic器件860。在一些实施例中，半导体晶圆842由ic制造商840使用掩模(或多个掩模)制造以形成ic器件860。半导体晶圆842包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(ic)制造系统(例如，图8的系统800)以及与其相关联的ic制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
例如，在美国专利第7,260,442号中，图9示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(mes)26。
处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。
控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。
根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。
如图9所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。
图10a至图10b示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图10a至图10b所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
图10a至图10b示出该方法首先提供材料数据及掩模数据(步骤s31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。
然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤s32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。
然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤s33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤s34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤s35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤s36)。
然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤s37)。
在上述步骤s33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。
参照图10b，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤s331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤s333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤s335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤s337)。图10b中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。
本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图11所示。该方法首先提供处理模型(步骤s41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤s43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤s45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤s47)。并根据该错误检测分析结果，产生微调信号(步骤s48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤s49)。
上述图10a至图10b及图11的掩模制造控制方法是可以分别实施或同时实施。
本说明书的一个方面涉及存储器单元。在一些实施例中，存储器单元包括第一上拉晶体管、第一传输门晶体管、第二上拉晶体管、第二传输门晶体管和第一金属接触件。在一些实施例中，第一上拉晶体管具有第一有源区域，该第一有源区域在第一方向上延伸并且位于第一层级上。在一些实施例中，第一传输门晶体管具有在第一方向上延伸的第二有源区域。在一些实施例中，第二有源区域位于第一层级上，并且在不同于第一方向的第二方向上与第一有源区域分隔开。在一些实施例中，第二有源区域与第一有源区域相邻。在一些实施例中，第二传输门晶体管耦合至第二上拉晶体管。在一些实施例中，第一金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。在一些实施例中，第一金属接触件位于不同于第一层级的第二层级上。在一些实施例中，第一金属接触件将第一上拉晶体管的漏极电耦合至第一传输门晶体管的漏极。在一些实施例中，第一传输门晶体管、第二传输门晶体管、第一上拉晶体管和第二上拉晶体管是四晶体管(4t)存储器单元的部分。在一些实施例中，第二上拉晶体管具有在第一方向上延伸的第三有源区域。在一些实施例中，第三有源区域位于第一层级上，并且在第一方向上与第一有源区域分隔开。在一些实施例中，第二传输门晶体管具有在第一方向上延伸的第四有源区域。在一些实施例中，第四有源区域位于第一层级上，在第二方向上与第三有源区域分隔开，并且在第一方向上与第二有源区域分隔开，并且第四有源区域与第三有源区域相邻。在一些实施例中，存储器单元还包括第二金属接触件，第二金属接触件在第二方向上延伸并且从第三有源区域延伸至第四有源区域。在一些实施例中，第二金属接触件位于第二层级上，并且将第二上拉晶体管的漏极电耦合至第二传输门晶体管的漏极。在一些实施例中，存储器单元还包括栅极组。在一些实施例中，栅极组包括第一栅极和第二栅极。在一些实施例中，第一栅极在第二方向上延伸，与第一有源区域或第二有源区域重叠，并且位于第二层级上。在一些实施例中，第二栅极在第二方向上延伸，与第三有源区域或第四有源区域重叠，并且位于第二层级上。在一些实施例中，存储器单元还包括第一导电结构组，第一导电结构组在第一方向上延伸并且至少与第一有源区域、第二有源区域、第三有源区域、第四有源区域或栅极组重叠。在一些实施例中，第一导电结构组的每个导电结构在至少第一方向或第二方向上与第一导电结构组的相邻导电结构分隔开，并且位于与第一层级和第二层级不同的第三层级上。在一些实施例中，存储器单元还包括位于第一导电结构组与第一有源区域和第二有源区域之间的第一通孔组。在一些实施例中，第一通孔组将第一导电结构组耦合至至少第一有源区域、第二有源区域、第三有源区域、第四有源区域或栅极组。在一些实施例中，第一通孔组中的至少一个通孔位于第一导电结构组的至少一个导电结构与第一有源区域或第二有源区域中的至少一个重叠的位置。在一些实施例中，存储器单元还包括第二导电结构组和第二通孔组。在一些实施例中，第二导电结构组在第二方向上延伸并且至少与第一有源区域、第二有源区域、第三有源区域、第四有源区域或第一导电结构组重叠。在一些实施例中，第二导电结构组的每个导电结构在第一方向上与第二导电结构组的相邻结构分隔开，并且位于不同于第一层级、第二层级和第三层级的第四层级上。在一些实施例中，第二通孔组位于第二导电结构组和第一导电结构组之间。在一些实施例中，第二通孔组将第二导电结构组耦合至第一导电结构组。在一些实施例中，第二通孔组中的至少一个通孔位于第二导电结构组的至少一个导电结构与第一导电结构组中的至少一个重叠的位置处。在一些实施例中，存储器单元还包括第三导电结构组和第三通孔组。在一些实施例中，第三导电结构组在第一方向上延伸并且至少与第二导电结构组重叠。在一些实施例中，第三导电结构组的每个导电结构在第二方向上与第三导电结构组的相邻结构分隔开，并且位于与第一层级、第二层级、第三层级和第四层级不同的第五层级上。在一些实施例中，第三通孔组位于第三导电结构组和第二导电结构组之间。在一些实施例中，第三通孔组将第三导电结构组耦合至第二导电结构组，并且第三通孔组中的至少一个通孔位于第三导电结构组的至少一个导电结构与第二导电结构组中的至少一个重叠的位置处。
本发明的又一方面涉及一种形成存储器电路的方法。在一些实施例中，该方法包括由处理器生成存储器电路的布局设计，以及基于布局设计制造存储器电路。在一些实施例中，布局设计具有单元边界。在一些实施例中，存储器电路是4t存储器单元。在一些实施例中，4t存储器单元包括第一传输门晶体管、第二传输门晶体管、第一下拉晶体管和第二下拉晶体管。在一些实施例中，生成布局设计包括生成对应于制造第一下拉晶体管的第一有源区域的第一有源区域布局图案。在一些实施例中，第一有源区域布局图案在第一方向上延伸，并且位于第一层级上。在一些实施例中，生成布局设计还包括生成对应于制造第一传输门晶体管的第二有源区域的第二有源区域布局图案。在一些实施例中，第二有源区域布局图案在第一方向上延伸，位于第一层级上，并且在与第一方向不同的第二方向上与第一有源区域布局图案分隔开。在一些实施例中，生成布局设计还包括生成对应于制造第二下拉晶体管的第三有源区域的第三有源区域布局图案。在一些实施例中，第三有源区域布局图案在第一方向上延伸，位于第一层级上，并且在第一方向上与第一有源区域布局图案分隔开。在一些实施例中，生成布局设计还包括生成对应于制造第二传输门晶体管的第四有源区域的第四有源区域布局图案。在一些实施例中，第四有源区域布局图案在第一方向上延伸，位于第一层级上，在第二方向上与第三有源区域布局图案分隔开，并且在第一方向上与第二有源区域布局图案分隔开。在一些实施例中，生成布局设计还包括生成对应于制造第一金属接触件的第一金属接触件布局图案。在一些实施例中，第一金属接触件布局图案在第二方向上延伸，与存储器单元的单元边界和第一有源区域布局图案重叠，并且位于与第一层级不同的第二层级上。在一些实施例中，第一金属接触件电耦合至第一下拉晶体管的源极。在一些实施例中，生成布局设计还包括生成对应于制造第二金属接触件的第二金属接触件布局图案。在一些实施例中，第二金属接触件布局图案在第二方向上延伸，与存储器单元的单元边界和第三有源区域布局图案重叠，并且位于第二层级上。在一些实施例中，第二金属接触件电耦合至第二下拉晶体管的源极。在一些实施例中，生成布局设计还包括生成对应于制造第三金属接触件的第三金属接触件布局图案以及生成对应于制造第四金属接触件的第四金属接触件布局图案。在一些实施例中，第三金属接触件布局图案在第二方向上延伸，从第一有源区域布局图案延伸至第二有源区域布局图案。在一些实施例中，第三金属接触件布局图案位于第二层级上。在一些实施例中，第三金属接触件将第一下拉晶体管的漏极电耦合至第一传输门晶体管的漏极。在一些实施例中，第四金属接触件布局图案在第二方向上延伸，并且从第三有源区域布局图案延伸至第四有源区域布局图案。在一些实施例中，第四金属接触件布局图案位于第二层级上。在一些实施例中，第四金属接触件将第二下拉晶体管的漏极电耦合至第二传输门晶体管的漏极。在一些实施例中，生成布局设计还包括生成对应于制造栅极组的栅极布局图案组。在一些实施例中，栅极布局图案组包括第一栅极布局图案和第二栅极布局图案。在一些实施例中，第一栅极布局图案在第二方向上延伸，与第一有源区域布局图案或第二有源区域布局图案重叠，并且位于第二层级上。在一些实施例中，第二栅极布局图案在第二方向上延伸，与第三有源区域布局图案或第四有源区域布局图案重叠，并且位于第二层级上。在一些实施例中，生成布局设计还包括生成对应于制造第一导电结构组的第一导电部件布局图案组。在一些实施例中，第一导电部件布局图案组在第一方向上延伸并且至少与第一有源区域布局图案、第二有源区域布局图案、第三有源区域布局图案、第四有源区域布局图案或栅极布局图案组重叠。在一些实施例中，第一导电部件布局图案组的每个导电部件布局图案在至少第一方向或第二方向上与第一导电部件布局图案组的相邻导电部件布局图案分隔开，并且位于不同于第一层级和第二层级的第三层级上。在一些实施例中，生成布局设计还包括生成对应于制造第一通孔组的第一通孔布局图案组。在一些实施例中，第一通孔布局图案组位于第一导电部件布局图案组与第一有源区域布局图案和第二有源区域布局图案之间。在一些实施例中，第一通孔组将第一导电结构组耦合至至少第一有源区域、第二有源区域、第三有源区域、第四有源区域或栅极组。在一些实施例中，第一通孔布局图案组的至少一个通孔布局图案位于第一导电部件布局图案组的至少一个导电部件布局图案与第一有源区域布局图案或第二有源区域布局图案中的至少一个重叠的位置处。在一些实施例中，生成布局设计还包括生成对应于制造第二导电结构组的第二导电部件布局图案组，以及生成对应于制造第二通孔组的第二通孔布局图案组。在一些实施例中，第二导电部件布局图案组在第二方向上延伸并且至少与第一有源区域布局图案、第二有源区域布局图案、第三有源区域布局图案、第四有源区域布局图案或第一导电部件布局图案组重叠。在一些实施例中，第二导电部件布局图案组的每个导电部件布局图案在第一方向上与第二导电部件布局图案组的相邻布局图案分隔开，并且位于与第一层级、第二层级和第三层级不同的第四层级上。在一些实施例中，第二通孔布局图案组位于第二导电部件布局图案组和第一导电部件布局图案组之间。在一些实施例中，第二通孔组将第二导电结构组耦合至第一导电结构组。在一些实施例中，第二通孔布局图案组的至少一个通孔布局图案位于第二导电部件布局图案组的至少一个导电部件布局图案与第一导电部件布局图案组中的至少一个重叠的位置处。在一些实施例中，生成布局设计还包括生成对应于制造第三导电结构组的第三导电部件布局图案组，以及生成对应于制造第三通孔组的第三通孔布局图案组。在一些实施例中，第三导电部件布局图案组在第一方向上延伸并且至少与第二导电部件布局图案组重叠。在一些实施例中，第三导电部件布局图案组的每个导电部件布局图案在第二方向上与第三导电部件布局图案组的相邻布局图案分隔开，并且位于与第一层级、第二层级、第三层级和第四层级不同的第五层级上。在一些实施例中，第三通孔布局图案组位于第三导电部件布局图案组和第二导电部件布局图案组之间。在一些实施例中，第三通孔组将第三导电结构组耦合至第二导电结构组。在一些实施例中，第三通孔布局图案组的至少一个通孔布局图案位于第三导电部件布局图案组的至少一个导电部件布局图案与第二导电部件布局图案组中的至少一个重叠的位置处。
本说明书的又一方面涉及一种存储器单元。在一些实施例中，存储器单元包括第一下拉晶体管、第一传输门晶体管、第二下拉晶体管、第二传输门晶体管、第一金属接触件和第二金属接触件。在一些实施例中，第一下拉晶体管具有在第一方向上延伸并且位于第一层级上的第一有源区域。在一些实施例中，第一传输门晶体管具有在第一方向上延伸的第二有源区域。在一些实施例中，第二有源区域位于第一层级上，并且在不同于第一方向的第二方向上与第一有源区域分隔开。在一些实施例中，第二下拉晶体管具有在第一方向上延伸的第三有源区域。在一些实施例中，第三有源区域位于第一层级上，并且在第一方向上与第一有源区域分隔开。在一些实施例中，第二传输门晶体管具有在第一方向上延伸的第四有源区域。在一些实施例中，第四有源区域位于第一层级上，在第二方向上与第三有源区域分隔开，并且在第一方向上与第二有源区域分隔开。在一些实施例中，第一金属接触件在第二方向上延伸，并且从第一有源区域延伸至第二有源区域。在一些实施例中，第一金属接触件位于不同于第一层级的第二层级上。在一些实施例中，第一金属接触件将第一下拉晶体管的漏极电耦合至第一传输门晶体管的漏极。在一些实施例中，第二金属接触件在第二方向上延伸，并且从第三有源区域延伸至第四有源区域。在一些实施例中，第二金属接触件位于第二层级上，并且将第二下拉晶体管的漏极电耦合至第二传输门晶体管的漏极。在一些实施例中，第一传输门晶体管、第二传输门晶体管、第一下拉晶体管和第二下拉晶体管是4t存储器单元的部分。在一些实施例中，存储器单元还包括栅极组。在一些实施例中，该栅极组包括第一栅极和第二栅极。在一些实施例中，第一栅极在第二方向上延伸，与第一有源区域或第二有源区域重叠，并且位于第二层级上。在一些实施例中，第二栅极在第二方向上延伸，与第三有源区域或第四有源区域重叠，并且位于第二层级上。在一些实施例中，存储器单元还包括第一导电结构组和第一通孔组。在一些实施例中，第一导电结构组在第一方向上延伸并且至少与第一有源区域、第二有源区域、第三有源区域、第四有源区域或栅极组重叠。在一些实施例中，第一导电结构组的每个导电结构在至少第一方向或第二方向上与第一导电结构组的相邻导电结构分隔开，并且位于与第一层级和第二层级不同的第三层级上。在一些实施例中，第一通孔组位于第一导电结构组与第一有源区域和第二有源区域之间。在一些实施例中，第一通孔组将第一导电结构组耦合至至少第一有源区域、第二有源区域、第三有源区域、第四有源区域或栅极组。在一些实施例中，第一通孔组中的至少一个通孔位于第一导电结构组的至少一个导电结构与第一有源区域或第二有源区域中的至少一个重叠的位置处。在一些实施例中，存储器单元还包括第二导电结构组和第二通孔组。在一些实施例中，第二导电结构组在第二方向上延伸并且至少与第一有源区域、第二有源区域、第三有源区域、第四有源区域或第一导电结构组重叠。在一些实施例中，第二导电结构组的每个导电结构在第一方向上与第二导电结构组的相邻结构分隔开，并且位于不同于第一层级、第二层级和第三层级的第四层级上。在一些实施例中，第二通孔组位于第二导电结构组和第一导电结构组之间。在一些实施例中，第二通孔组将第二导电结构组耦合至第一导电结构组。在一些实施例中，第二通孔组中的至少一个通孔位于第二导电结构组的至少一个导电结构与第一导电结构组中的至少一个重叠的位置处。在一些实施例中，存储器单元还包括第三导电结构组和第三通孔组。在一些实施例中，第三导电结构组在第一方向上延伸并且至少与第二导电结构组重叠。在一些实施例中，第三导电结构组的每个导电结构在第二方向上与第三导电结构组的相邻结构分隔开，并且位于与第一层级、第二层级、第三层级和第四层级不同的第五层级上。在一些实施例中，第三通孔组位于第三导电结构组和第二导电结构组之间。在一些实施例中，第三通孔组将第三导电结构组耦合至第二导电结构组。在一些实施例中，第三通孔组中的至少一个通孔位于第三导电结构组的至少一个导电结构与第二导电结构组中的至少一个重叠的位置处。在一些实施例中，第一通孔组包括第一通孔和第二通孔。在一些实施例中，第一通孔组的第一通孔将第一栅极电耦合至第一导电结构组的第一导电结构。在一些实施例中，第一通孔组的第二通孔将第二栅极电耦合至第一导电结构组的第一导电结构。在一些实施例中，第二通孔组包括第一通孔和第二通孔。在一些实施例中，第二通孔组的第一通孔将第一导电结构组的第一导电结构电耦合至第二导电结构组的第一导电结构。在一些实施例中，第二通孔组的第二通孔将第一导电结构组的第一导电结构电耦合至第二导电结构组的第二导电结构。在一些实施例中，第三通孔组包括第一通孔。在一些实施例中，第三通孔组的第一通孔将第三导电结构组的第一导电结构电耦合至第二导电结构组的第三导电结构。在一些实施例中，第三导电结构组的第一导电结构对应于耦合至电压源或参考电源的电源轨。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、代替以及改变。
- 还没有人留言评论。精彩留言会获得点赞！