一种MOS结构沟槽二极管器件及其制造方法与流程

本发明涉及半导体技术领域，具体是二极管器件及其制造方法。

背景技术：

mos结构的二极管器件，是一种比较新型的低功耗二极管整流器件，其相比普通的pn结二极管具有更低的正向压降；而与普通的肖特基二极管相比，又具有更低的高温反向漏电，因此比较适合一些需要更低正向压降，同时又需要有较低高温反向漏电的应用场合。

但现有的mos结构的二极管器件也有不足之处，与肖特基二极管电特性相似，其反向漏电与正向压降也是一对矛盾参数，并且随着温度的升高，所有二极管的漏电都是上升的；在获取平衡后，其综合表现在反向漏电特性上不如pn结二极管，在正向压降上与普通肖特基也无较为明显优势，而在制造工艺复杂度、成本上却相比普通pn结或者肖特基二极管高许多，进而导致传统的mos结构的二极管器件应用场合具有局限性。

技术实现要素：

针对现有技术存在的问题，本发明提供一种mos结构沟槽二极管器件，以解决无法兼顾实现低高温漏电特性以及低正向电压的特性技术问题。为此，本发明还提供一种mos结构沟槽二极管器件的制造方法。

为了达到上述目的，本发明提供了一种mos结构沟槽二极管器件，包括从下至上依次设置的第一导电类型的硅衬底、第一导电类型的外延层，其特征在于，所述外延层上开设有从左至右依次排布至少两个原胞沟槽、原胞大沟槽、延展沟槽以及截止沟槽，原胞沟槽的宽度小于原胞大沟槽的宽度；

所述原胞沟槽、原胞大沟槽、延展沟槽以及截止沟槽内侧壁依次设有二氧化硅外层以及多晶硅填充层；

所述外延层上位于相邻的两个原胞沟槽之间以及原胞沟槽与原胞大沟槽之间的区域设有栅氧化层，所述栅氧化层的上方设有第一导电类型的多晶硅层；

所述原胞沟槽、原胞大沟槽、延展沟槽以及截止沟槽的顶部左右两侧设置有第二导电类型的第一掺杂区以及第二掺杂区；所述第二掺杂区位于第一掺杂区的上方；

所述原胞沟槽顶部的左右两侧以及所述原胞大沟槽靠近原胞沟槽侧设置有第一导电类型的第三掺杂区，所述第三掺杂区位于所述第二掺杂区的上方；

所述外延层上位于所述原胞大沟槽右方的区域设有场氧化层；

还包括左右设置的第一金属层以及第二金属层，所述第一金属层位于所述原胞沟槽、原胞大沟槽以及延展沟槽的上方，所述第一金属层与所述原胞沟槽、原胞大沟槽以及延展沟槽的多晶硅填充层短接，且所述第一金属层与第二掺杂区、第三掺杂区以及多晶硅层短接；

所述第二金属层位于所述截止沟槽的上方，所述第二金属层与所述截止沟槽的多晶硅填充层短接；

所述第一金属层与所述第二金属层均通过二氧化硅外层与场氧化层分隔。

本发明通过引入了沟槽的mos结构，利用mos结构中的氧化物分压，及其相邻沟槽之间对源区pn结的电场屏蔽，综合实现了传统mos结构二极管器件的低高温反向漏电特性与新型tmbs结构肖特基二极管低正向压降的特点，改进了器件性能，拓宽了适用领域。通过截止沟道的结构设计，进而实现截止表面沟道漏电。通过原胞大沟槽的设计降低了制造光刻工艺要求；以及通过延展沟道的设计，减弱了终端处电场的集中，提高了击穿电压。

进一步优选的，第一导电类型为p型，第二导电类型为n型。

或者，第一导电类型为n型，第二导电类型为p型。

进一步优选的，所有的硅沟槽的深度为1.5μm～4.0μm。

进一步优选的，所述原胞沟槽的宽度为0.5μm～1.0μm；

所述原胞大沟槽的宽度为0.8μm～1.2μm；

所述延展沟槽的宽度为0.5μm～1.0μm；

所述截止沟槽的宽度在0.5μm～1.2μm。

相邻原胞沟槽的沟槽中心距离在1.5μm～4.0μm。

作为一种优选方案，以反向工作电压为100v时。

所有的硅沟槽的深度为2.5μm～3.0μm；

进一步优选的，所述原胞沟槽的宽度为0.8μm～1.0μm；

所述原胞大沟槽的宽度为1.0μm～1.2μm；

所述延展沟槽的宽度为0.8μm～1.0μm；

所述截止沟槽的宽度在0.8μm～1.2μm。

相邻原胞沟槽的沟槽中心距离在2.0μm～2.5μm。

外延层电阻率在1.0ω.cm～1.1ω.cm、厚度在7.0μm～7.5μm。

上述参数为反向工作电压为100v时，本专利维持器件的反向击穿电压不变的情况下，大幅度的降低外延层电阻率及厚度，进而获得更具优势的正向导通电压。

所述的mos结构沟槽二极管器件的制造方法，其特征在于，包括如下步骤：

步骤一，在第一导电类型的硅衬底上生长第一导电类型的外延层，在所述外延层上采用热氧化工艺生长场氧化层；

步骤二，所述场氧化层上涂敷第一光刻胶层，对第一光刻胶层进行曝光和显影形成图形，用干法蚀刻在场氧化层上形成第一工艺窗口，实现外延层的局部裸露，去除第一光刻胶层；

步骤三，采用热氧化工艺在所述外延层的裸露处生长出栅氧化层；

之后采用cvd工艺在最外层上沉积原位掺杂的第一导电类型的晶硅层，所述多晶硅层上采用cvd工艺沉积无掺杂的sio2层，在所述sio2层上采用淀积第二光刻胶层；

步骤四，采用光刻工艺形成在第二光刻胶层上形成光刻胶图形，干法刻蚀工艺逐步刻蚀sio2层以及多晶硅层，保留第二光刻胶层；

步骤五，利用保留的第二光刻胶层、场氧化层作为掩蔽膜，采用离子注入工艺，离子注入能量为80kev～200kev，形成第二导电类型的第一掺杂区，完成后去除第二光刻胶层；

步骤六，利用多晶硅层及sio2层、场氧化层作为掩蔽膜，采用离子注入工艺，离子注入能量为20kev～80kev，在第一掺杂区的上方形成第二导电类型的第二掺杂区；最后采用快速退火工艺或炉管热退火工艺进行注入离子激活及扩散；

步骤七、采用光刻工艺，形成第三光刻胶层，利用第三光刻胶层掩蔽，采用离子注入工艺，离子注入能量为20kev～80kev，在第二掺杂区的上方形成第一导电类型的第三掺杂区，去除第三光刻胶层；

步骤八、先采用干法刻蚀工艺均匀刻蚀去除裸露在最外层的栅氧化层，刻蚀厚度大于栅氧化层的厚度；

利用保留是sio2层、场氧化层作为掩蔽膜，采用硅沟槽刻蚀工艺，刻蚀出硅沟槽，刻蚀出的硅沟槽分别为原胞沟槽、原胞大沟槽、延展沟槽、截止沟槽；

步骤九、先采用cvd工艺，在刻蚀出的硅沟槽侧壁及最外表面，均匀淀积一层的无掺杂的二氧化硅外层；

再采用cvd工艺，在硅沟槽侧壁表面及最外表面，均匀淀积原位掺杂的第一导电类型多晶硅填充层，多晶硅填充层把沟槽内部填充满；

利用二氧化硅外层形成自掩蔽，采用干法刻蚀工艺进行多晶硅回刻，将位于第一掺杂区上方的本步骤所淀积多晶硅填充层去除；

步骤十、采用光刻工艺，形成第四光刻胶层，实现自原胞大沟槽中心向靠近延展沟槽侧的区域掩蔽，同时，掩蔽延展沟槽以及截止沟槽；

利用各向同性的湿法腐蚀或干法刻蚀工艺去除非掩蔽区的二氧化硅外层、sio2层；

完成后去除第四光刻胶层；

步骤十一、采用快速退火工艺或炉管热退火工艺对第三掺杂区、原位掺杂的多晶硅填充层掺杂杂质进行激活激活；

步骤十二、采用溅射或者cvd工艺在最外表面淀积一层金属膜；

采用光刻工艺对金属膜进行腐蚀，形成分离的第一金属层与第二金属层。

进一步优选的，所述硅衬底的电阻率在0.001ω.cm～0.02ω.cm。

进一步优选的，步骤一中，所述场氧化层的厚度为0.5μm～1.0μm。

步骤二中，栅氧化层的厚度为

多晶硅层的厚度为0.1μm～0.3μm；

sio2层的厚度为0.1μm～0.2μm。

步骤五中，第一掺杂区的注入剂量在2e12～5e13范围内。

步骤六中，第二掺杂区的注入剂量在1e13～5e14范围内。

步骤七中，第三掺杂区的注入剂量在5e14～5e15范围内。

进一步优选的，步骤六中，采用快速退火工艺时，温度在950℃～1100℃、时间在30s～120s；

采用炉管热退火工艺时，温度在900℃～1000℃、时间在30min～60min。

进一步优选的，所有的硅沟槽的深度为1.5μm～4.0μm。

进一步优选的，所述原胞沟槽的宽度为0.5μm～1.0μm；

所述原胞大沟槽的宽度为0.8μm～1.2μm；

所述延展沟槽的宽度为0.5μm～1.0μm；

所述截止沟槽的宽度在0.5μm～1.2μm；

相邻原胞沟槽的沟槽中心距离在1.5μm～4.0μm。

进一步优选的，在步骤十二后，最后利用炉管合金工艺实现金属膜与接触的硅进行合金，以减小接触电阻。

进一步优选的，炉管合金工艺的温度在420℃～450℃、时间在30min～60min。

与现有技术相比，本发明的优点在于：

在现有的mos结构二极管中引入了沟槽mos结构，利用mos结构中的氧化物分压，及其相邻沟槽之间对源区pn结的电场屏蔽，提高了器件的反向击穿电压，使得在维持器件的反向击穿电压不变的情况下，可以较大幅度的降低外延层电阻率及厚度，进而获得更具优势的正向压降。综合兼顾的实现了mos结构二极管低高温漏电特性与tmbs结构肖特基二极管的低正向压降特点；通过巧妙的工艺流程设计，所采用的工艺兼容于现有的mos结构二极管及tmbs结构肖特基二极管，利于产业化及降低研发制造成本。

附图说明

图1为本发明的一种剖面结构示意图；

图2为本发明具体实施例1步骤一后的一种剖面图；

图3为本发明具体实施例1步骤二后的一种剖面图；

图4为本发明具体实施例1步骤三后的一种剖面图；

图5为本发明具体实施例1步骤四后的一种剖面图；

图6为本发明具体实施例1步骤五后的一种剖面图；

图7为本发明具体实施例1步骤六后的一种剖面图；

图8为本发明具体实施例1步骤七后的一种剖面图；

图9为本发明具体实施例1步骤八后的一种剖面图；

图10为本发明具体实施例1步骤九后的一种剖面图；

图11为本发明具体实施例1步骤十(a)的一种剖面图；

图12为本发明具体实施例1步骤十(b)的一种剖面图；

图13为本发明具体实施例1步骤十(c)的一种剖面图；

图14为本发明具体实施例1步骤十二(a)后的一种剖面图。

其中：1为硅衬底，2为外延层，3为场氧化层，4为栅氧化层，5为多晶硅层，6为sio2层，7为第一光刻胶，8为第一掺杂区，9为第二掺杂区，10为第二光刻胶膜，11为第三掺杂区，12为原胞沟槽，13为原胞大沟槽，14为延展沟槽，15为截止沟槽，16为二氧化硅外层，17为多晶硅填充层，18为第三光刻胶膜，19为电极金属层，20为第一金属层，21为第二金属层。

具体实施方式

下面结合附图对本发明做进一步的说明。

具体实施例1，参见图1，一种mos结构沟槽二极管器件，包括从下至上依次设置的第一导电类型的硅衬底1、第一导电类型的外延层2，外延层2上开设有从左至右依次排布至少两个原胞沟槽12、原胞大沟槽13、延展沟槽14以及截止沟槽15，原胞沟槽12的宽度小于原胞大沟槽13的宽度；原胞沟槽12、原胞大沟槽13、延展沟槽14以及截止沟槽15内侧壁依次设有二氧化硅外层16以及多晶硅填充层17；

外延层2上位于相邻的两个原胞沟槽12之间以及原胞沟槽12与原胞大沟槽13之间的区域设有栅氧化层4(即为sio2层)，栅氧化层4的上方设有第一导电类型的多晶硅层5；

原胞沟槽12、原胞大沟槽13、延展沟槽14以及截止沟槽15的顶部左右两侧设置有第二导电类型的第一掺杂区8以及第二掺杂区9；第二掺杂区9位于第一掺杂区8的上方；

原胞沟槽12顶部的左右两侧以及原胞大沟槽13靠近原胞沟槽侧设置有第一导电类型的第三掺杂区11，第三掺杂区11位于第二掺杂区9的上方；

外延层2上位于原胞大沟槽13右方的区域设有场氧化层3；

还包括左右设置的第一金属层20以及第二金属层21，第一金属层20位于原胞沟槽、原胞大沟槽以及延展沟槽的上方，第一金属层20与原胞沟槽12、原胞大沟槽13以及延展沟槽14的多晶硅填充层17短接，且第一金属层20与第二掺杂区9、第三掺杂区11以及多晶硅层5短接；第二金属层21位于截止沟槽的上方，第二金属层21与截止沟槽15的多晶硅填充层17短接；第一金属层与第二金属层均通过二氧化硅外层16与场氧化层3分隔。

本专利通过引入了沟槽mos结构，利用mos结构中的氧化物分压，及其相邻沟槽之间对源区pn结的电场屏蔽，综合实现了传统mos结构二极管器件的低高温反向漏电特性与新型tmbs结构肖特基二极管低正向压降的特点，改进了器件性能，拓宽了适用领域。

本实施例应用于实际电路时，第一金属层20与硅衬底1的背面分别做为二极管两极的阳极或阴极。

第一导电类型为p型，第二导电类型为n型。或者，第一导电类型为n型，第二导电类型为p型。

所有的硅沟槽的深度为1.5μm～4.0μm；原胞沟槽的宽度为0.5μm～1.0μm；原胞大沟槽的宽度为0.8μm～1.2μm；延展沟槽的宽度为0.5μm～1.0μm；截止沟槽的宽度在0.5μm～1.2μm；相邻原胞沟槽的沟槽中心距离在1.5μm～4.0μm。

参见图1至图12，mos结构沟槽二极管器件的制造方法为以一款典型反向工作电压在100v，最大正向导通电流在10a的二极管产品为例，所述方法包括如下步骤：

步骤一、在重掺砷的n型、电阻率在0.002ω.cm～0.003ω.cm的硅衬底1上生长一层轻掺磷的外延层2，外延层电阻率在1.0ω.cm～1.1ω.cm、厚度在7.0μm～7.5μm；在外延层上采用1000℃氢氧合成氧化方式生长一层厚度在0.6μm～0.8μm的场氧化层3，其厚度由后续采用该场氧化层作为注入掩蔽膜所需要的最小厚度决定；同时为减小后续的电极金属层对接触孔的填充难度，该场氧化层厚度应尽可能薄。见图2。

步骤二、采用光刻的方法(第一光刻胶膜掩蔽)对场氧化层3干法刻蚀工艺刻蚀出下步的作业窗口，完成后去除第一光刻胶膜。见图3。

步骤三、采用850℃～900℃干氧氧化方式在裸露的外延层硅表面生长一层厚度的栅氧化层4；在sio2层4上采用cvd工艺淀积一层厚度在0.2μm～0.22μm的原位重掺杂磷poly层；在poly层即为多晶硅层5上采用cvd工艺淀积一层厚度在0.1μm～0.11μm的无掺杂sio2层6，采用匀胶轨道淀积一层厚度在1.0μm～1.1μm光刻胶膜7。见图4。

步骤四、采用光刻工艺形成需要的第二光刻胶膜窗口，利用第二光刻胶膜掩蔽，干法刻蚀工艺逐步刻蚀下层的sio2层6、多晶硅层5，并保留第二光刻胶膜7。见图5。

步骤五、利用保留的第二光刻胶膜7、场氧化层3作为掩蔽膜，采用硼注入工艺，注入能量在100kev～110kev、注入剂量在2e13～5e13，形成第一掺杂区8，完成后去除光刻胶膜7。见图6。

步骤六、利用保留的多晶硅层5及sio2层6、场氧化层3作为掩蔽膜，采用硼注入工艺，注入能量在30kev～35kev、注入剂量在1e14～4e14，形成第二掺杂区9；最后采用快速退火工艺，温度在1000℃～1050℃、时间在30s～120s，或炉管热退火工艺，温度在900℃～950℃、时间在30min～60min，对注入杂质硼进行激活及扩散一定深度。见图7。

步骤七、采用光刻工艺，形成需要的第三光刻胶膜10，第三光刻胶膜厚度在1.0μm～1.1μm；利用光刻胶膜掩蔽，采用砷注入工艺，注入能量在30kev～35kev、注入剂量在1e15～2e15，形成第三掺杂区11，完成后去除光刻胶膜10。见图8。

步骤八、先采用干法刻蚀工艺均匀刻蚀厚度在的sio2，以去除薄栅氧化层4；再利用保留的sio2层6、场氧化层3作为掩蔽膜，对裸露出来的硅外延窗口，采用硅沟槽刻蚀工艺，刻蚀出深度2.5μm～3.0μm的硅沟槽阵列。硅刻蚀工艺中si/sio2选择比在30/1以上的。沟槽宽度由刻蚀窗口宽度决定，即为原胞沟槽12(宽度在0.8μm～1.0μm)、原胞大沟槽13(宽度在1.0μm～1.2μm)、延展沟槽14(宽度在0.8μm～1.0μm)、截止沟槽15(宽度在0.8μm～1.2μm)；相邻原胞沟槽的沟槽中心距离在2.0μm～2.5μm。见图9。

步骤九、先采用cvd工艺，在刻蚀出的硅沟槽侧壁及最外表面，均匀淀积一层厚度在0.3μm～0.4μm的无掺杂二氧化硅外层16；再采用cvd工艺，在硅沟槽侧壁表面及最外表面，均匀淀积一层原位重掺杂磷的poly层即为多晶硅填充层17，多晶硅填充层17的厚度需要把沟槽内部填充满，多晶硅填充层17厚度在0.6μm～1.0μm；采用干法poly回刻工艺刻蚀去除硅沟槽上方的多晶硅填充层17，沟槽内的多晶硅填充层17顶部位于第三掺杂区11下方，且位于第一掺杂区8所处高度上方，距离外延层水平表面距离在0.3μm～0.4μm。见图10。

步骤十、(a)采用光刻工艺，形成第四光刻胶膜18，实现对原胞大沟槽中心外侧的区域掩蔽(原胞沟槽及原胞大沟槽中心内侧无光刻胶膜),见图11。

(b)利用各向同性的湿法腐蚀或干法刻蚀工艺去除非掩蔽区的sio2层16、sio2层6。见图12。

(c)完成后去除光刻胶膜18。见图13。

步骤十一、采用快速退火工艺，温度在950℃～1000℃、时间在30s～60s，或炉管热退火工艺，温度在850℃～900℃、时间在30min～60min，对掺杂区11的注入杂质砷、原位重掺杂poly层即为多晶硅填充层17内的掺杂杂质磷进行激活。

步骤十二、(a)采用溅射工艺在最外表面淀积一层厚度在4.0μm～4.5μm的铝硅铜金属膜，作为芯片成品封装工艺的电极金属，电极金属需要把裸露的接触孔填充满，以使得电极金属层19能够与多晶硅填充层17、第二掺杂区9、第三掺杂区11、多晶硅层5形成短接。见图14。

(b)采用光刻工艺对电极金属层19进行腐蚀，以实现截止沟槽区域的第二金属层21与作为二极管器件的阳极区域第二金属层21进行分离。见图1。

步骤十三、最后利用炉管合金工艺，温度在420℃～450℃、时间在30min～60min，实现金属层与其接触的硅进行合金，以减小接触电阻。

以本实施例的一款典型反向工作电压为100v，最大正向导通电流为10a的二极管产品为例；传统的mos结构二极管，其外延层的最小电阻率通常在1.4ω.cm～1.5ω.cm、外延层厚度最小在8.5μm～9.0μm；而在本发明中，通过新型结构、工艺，外延层电阻率降低到了1.0ω.cm～1.1ω.cm、外延层厚度降低到7.0μm～7.5μm；我们知道二极管的正向压降有很大一部分为来至于外延层的体电阻串联压降，因此通过本发明，以前述的实例产品，在10a的导通电流下，可以降低正向导通电压达到80～100mv。针对于高温反向漏电流的特性，本发明与传统mos结构二极管相近，故本专利兼具了传统mos结构二极管的低高温反向漏电流的特性的同时，实现了低正向导通电压。

以上仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰以及工艺参数的调整，这些改进和润饰也应视为本发明的保护范围。