一种屏蔽栅MOSFET器件及其制备方法与流程

本发明涉及于功率半导体器件，特别是屏蔽栅沟槽型场效应管器件的结构及其制造方法。

背景技术：

屏蔽栅沟槽型场效应管，作为一种新型的功率器件，具有导通电阻低，开关速度快的特点。屏蔽栅沟槽型场效应管的结构特点是在沟槽内有相互隔离的栅电极和屏蔽栅电极，其中，屏蔽栅电极位于栅电极下方，并且需要连接到上表面金属。如us7005351提供的技术方案中，整个工艺流程共需要六到八个光刻步骤，通常，在形成p体掺杂区和n⁺源掺杂区时，均需要利用光刻版进行光刻工艺步骤，工艺成本较为高昂，有必要提出减少光刻步骤的制造工艺以节省成本。

技术实现要素：

针对上述提到的现有屏蔽栅沟槽型场效应管器件的问题，有需要提出一种工艺简单而且制造成本较低的屏蔽栅沟槽型场效应管结构及工艺流程。

本发明的目的之一在于提供一种屏蔽栅mosfet器件，所述的mosfet器件包括：

位于器件底部的下表面金属，

位于所述的下表面金属之上的第一导电类型的型衬底层；

位于第一导电类型的衬底层之上的第一导电类型的外延层；

位于所述的第一导电类型的外延层中的一个以上相互平行的系列沟槽和位于所述的第一导电类型的外延层上表面的第二导电类型的掺杂体区和第一导电类型的掺杂源区;

位于所述的系列沟槽上方的氧化物介质层；

位于所述的氧化物介质层上方的上表面金属；

其特征在于，

最外围的系列沟槽由第一类沟槽构成；

位于最外围的系列沟槽以内的其他系列沟槽由一段以上的相互连接的第一类沟槽和第二类沟槽构成且系列沟槽的末端处为第一类沟槽，至少有一个同为第一类沟槽的水平沟槽将所有系列沟槽的末端处的第一类沟槽连接，相邻的系列沟槽中第二类沟槽错开设置；

位于所有的系列沟槽最外围还设有一个以上包围所有系列沟槽的第三类沟槽；

所述的第一类沟槽用于形成导通区域，沟槽内设有栅电极和屏蔽栅电极；

所述的第二类沟槽用于连接屏蔽栅电极和上表面金属层，沟槽内仅设有屏蔽栅电极而没有栅电极；

所述的第三类沟槽用于防止器件外围的被击穿，沟槽内仅设有屏蔽栅电极而没有栅电极，且至少一段第二类沟槽内的屏蔽栅电极与至少一段第一类沟槽内的屏蔽栅电极相互连接后最终连接到上表面金属。

优选的，第二类沟槽和第三类沟槽中的屏蔽栅电极通过位于氧化物介质层上的通孔与上表面金属相连。

优选的，第一类沟槽中的屏蔽栅电极和栅电极通过极间隔离层分隔；

和/或

屏蔽栅电极和栅电极与对应的沟槽侧壁之间通过沟槽氧化层隔离。

优选的，所述的极间隔离层由半导体氧化物、半导体氮化物和/或者绝缘介质材料构成。

优选的，所述的第三类沟槽的外围设有一层掩模介质层位于半导体上表面之上。

优选的，所述的通孔呈宽度上大下小的形状。

优选的，所述的第三类沟槽包括有相连接的竖向段沟槽和横向段沟槽。

优选的，第三类沟槽竖向段沟槽和与之邻近的系列沟槽的水平方向的距离等于任何两个相互平行的系列沟槽之间的水平距离，且等于第三类沟槽横向段沟槽到临近的水平沟槽的竖直距离。

优选的，所述的第二导电类型的掺杂体区内还设有第二导电类型的掺杂接触区。

优选的，所述的第三类沟槽的宽度和深度比系列沟槽更宽和更深。

作为其中一个实施例，所述的第一导电类型的外延层中还设有一个以上的水平设置的第五沟槽，所述的第五沟槽为第一类沟槽，且所述的第五沟槽中的栅电极和系列沟槽中的位于同一水平位置的第一类沟槽中的栅电极相互连接，第五沟槽可以是一个或者两个或者三个等等。

作为其中一个实施例，所述的第三类沟槽之间的距离等于最靠近系列沟槽的第三类沟槽和其相邻的系列沟槽之间的距离。

作为其中一个实施例，所述的水平沟槽为将所有的系列沟槽末端的第一类沟槽连起来的第四沟槽。

作为其中一个实施例，所述的水平沟槽为第八沟槽，任意两个相邻的系列沟槽的末端的第一类沟槽通过同为所述的第八沟槽相连接，以形成第一内圈沟槽；

每相邻的两个第一内圈沟槽之间设有第一外圈沟槽，所述的第一外圈沟槽包括有系列沟槽与将对应的系列沟槽连接到第三类沟槽的横向段沟槽的第七沟槽，所述的第七沟槽为第二类沟槽；和外围的第三类沟槽的竖向段沟槽相邻的为内圈沟槽。

作为其中一个实施例，所述的水平沟槽为第九沟槽，相隔的两个系列沟槽的末端的第一类沟槽通过第九沟槽连接后形成第二内圈沟槽，所述的两个系列沟槽之间通过一第一圈沟槽相隔，所述的第一圈沟槽末端为第一类沟槽；

每相邻的两个第二内圈沟槽之间设有第二外圈沟槽，所述的第二外圈沟槽包括有系列沟槽与将对应的系列沟槽连接到第三类沟槽的横向段沟槽的第十沟槽，所述的第十沟槽为第二类沟槽。

本发明的目的之二在于提供一种屏蔽栅mosfet器件的制造方法，所述的制造方法包括如下的步骤：

第一步：提供第一导电类型的型衬底，并在其上形成第一导电类型的外延层；

第二步，在第一导电类型的外延层上形成一系列沟槽；

第三步，在沟槽内形成沟槽氧化层和屏蔽栅电极；

第四步，在半导体上表面形成第一介质层，再在第一介质层上形成第二介质层，构成所述的第一介质层和第二介质层的材料刻蚀速率不同；

第五步，在第二类沟槽和第三类沟槽的上表面形成光刻胶，在光刻胶的保护下进行回刻，暴露出沟槽内的屏蔽栅电极；刻蚀完成后的第一介质层的边界位于第二类沟槽或第三类沟槽到第二类沟槽之间；

第六步，回刻屏蔽栅电极和沟槽氧化层，去除光刻胶。

第七步，刻蚀第一介质层，使第一介质层的水平边界往内收缩；刻蚀后最终形成的覆盖在第三类沟槽外围的第一介质层为掩模介质层;

第八步，在屏蔽栅电极上表面形成极间隔离层，并在上部的沟槽侧壁上形成栅氧化层;

第九步，形成栅电极;

第十步，以掩模介质层作为硬掩模，进行离子注入，该离子注入最少包括一第二导电类型的离子注入，形成第二导电类型的掺杂体区还包括有一第一导电类型的离子注入形成第一导电类型的型掺杂源区；

第十一步，在半导体上表面形成氧化物介质层，然后在氧化物介质层上形成通孔；

第十二步，在半导体上表面形成上表面金属，在半导体衬底下方形成下表面金属。

优选的，构成所述的第一介质层和第二介质层的材料为成分不同的氧化物、氮化物、多晶硅和/或有机聚合物。

优选的，构成所述的第一介质层的材料为氮化硅，构成第二介质层的材料为氧化硅。

优选的，构成所述的第一介质层的材料为多晶硅，构成第二介质层的材料为氧化硅。

优选的，第六步中为了防止回刻过程横向刻蚀第一介质层或第二介质层造成水平边界往内收缩，在进行回刻前，在第二介质层和/或第一介质层的水平边界的界面上预先形成侧壁保护层，所述的该侧壁保护层刻蚀完成后被去除。

优选的，刻蚀第一介质层前预先形成一层氧化牺牲层，保护暴露的沟槽侧壁和沟槽内屏蔽栅电极以及半导体上表面。

优选的，第十步中刻蚀通孔后进行一步或多步第二导电类型的离子注入，在第二导电类型的掺杂体区中形成第二导电类型的掺杂接触区。

作为其中一个实施例，第八步中形成极间隔离层和形成栅氧化层的步骤可以是：

第一步，通过化学气相淀积形成覆盖沟槽的填充氧化物，再回刻填充氧化物使其上表面位于沟槽内；

第二步，在第二类沟槽和第三类沟槽上形成光刻胶，在光刻胶的保护下对氧化物进行回刻，形成极间隔离层；

第三步，通过热氧化或淀积形成栅氧化层。

作为其中一个实施例，第八步中形成极间隔离层和形成栅氧化层的步骤还可以是：

第一步，首先在沟槽内积淀氮化物并对氮化物进行竖直方向的干法刻蚀，形成覆盖沟槽侧壁的氮化物保护层，以及覆盖第一介质层、第二介质层侧壁的氮化物保护层，并暴露沟槽内屏蔽栅电极；

第二步，进行热氧化，在屏蔽栅电极上表面形成极间隔离层；

第三步，去除沟槽侧壁的氮化物保护层；

第四步，通过热氧化或淀积形成栅氧化层。

本发明提出的屏蔽栅沟槽型场效应管器件，具有独特的结构及制造工艺流程。比起传统结构和工艺，能节省一到两道光刻步骤，有效降低制造成本。

附图说明

图1为本发明的屏蔽栅沟槽型场效应管的一个实施例的剖面示意图，并对应图2中a-a’切线。

图2为本发明的屏蔽栅沟槽型场效应管的一个实施例中的沟槽结构的部分顶示图。

图3-6为本发明的屏蔽栅沟槽型场效应管的另外实施例中的沟槽结构的部分顶示图。

图7-图20为本发明的屏蔽栅沟槽型场效应管的一个实施例的各步工艺流程的剖面示意图。

图21，22为本发明的屏蔽栅沟槽型场效应管的一个实施例中，第八步的另一实现方法的剖面示意图。

图23，24为本发明的屏蔽栅沟槽型场效应管的一个实施例中，第八步的另一实现方法的剖面示意图。

具体实施方式

以下结合附图和实施例，对本发明进行详细说明。需要指出的是，在以下对本发明的屏蔽栅沟槽型场效应管器件及其制造方法的说明中，屏蔽栅沟槽型场效应管器件的半导体衬底被认为由硅（si）材料构成。但是，该衬底亦可由其他任何适合屏蔽栅沟槽型场效应管制造的材料构成，如氮化镓（gan），碳化硅（sic）等。在以下说明中，半导体区的导电类型被分为p型（第二导电型）与n型（第一导电型）,一个p型导电类型的半导体区可以通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：硼（b）、铝（al）、镓（ga）等。一个n型导电的半导体区亦可通过向原始半导体区掺入一种或几种杂质构成，这些杂质可以是但并不局限于：磷（p）、砷（as）、碲（sb）、硒（se）、质子（h⁺）等。在以下说明中，重度掺杂的p型导电的半导体区被标记为p⁺区，重度掺杂的n型导电的半导体区被标记为n⁺区。例如，在硅材料衬底中，若无特别指出，一个重度掺杂的区域的杂质浓度一般在1×10¹⁹cm^-3至1×10²¹cm^-3之间。本技术领域人员应该知道，本发明所述的p型（第二导电型）与n型（第一导电型）可以互换。

图1和图2为本发明的一个实施例。其中，图1为该实施例的部分剖面示意图。图2为该实施例的沟槽结构的部分顶示图。图2中a-a’切线，对应图1中剖面结构。以下分别说明图1和图2：

图1为本发明的屏蔽栅沟槽型场效应管器件一个实施例的剖面示意图。其中包括：

位于下表面金属（220）之上的n⁺型衬底层（200）。

位于n⁺型衬底层（200）之上的n型外延层（201）。

在n型外延层（201）中，有多段沟槽（250，251，252）。沟槽的深度为1-6.5μm，具体深度和器件的击穿电压有关，比如在一个击穿电压约为35v的器件实施例中，沟槽的深度约为1-2.8μm。沟槽可能呈上大下小的形状，沟槽与沟槽之间的间距为0.3-3μm。

根据沟槽（250，251，252）起的作用不同，沟槽内包含有相互隔离的栅电极（205）和/或屏蔽栅电极（203）。其中，栅电极（205）和屏蔽栅电极（203）通常由多晶硅构成，也可能由金属、金属-半导体化合物（例如al,ti,w等），或者它们的组合构成。

屏蔽栅电极（203）与对应的沟槽侧壁之间通过沟槽氧化层（202）隔离。在具体应用中，沟槽氧化层（202）的厚度和器件的击穿电压有关，比如在一个击穿电压约为65v的器件实施例中，沟槽氧化层（202）厚度为2000-4000a。

上述沟槽（250，251，252）分为第一类沟槽（250），第二类沟槽（251），第三类沟槽（252），其中，第一类沟槽（250）用于形成导通区域；第二类沟槽（251）用于连接屏蔽栅电极（203）和上表面金属层（209）；第三类沟槽（252）用于保证器件外围的击穿电压。

三类沟槽分别有如下结构特征：

第一类沟槽（250）中，屏蔽栅电极（203）位于栅电极（205）的下方，相互之间由极间隔离层（204）分隔。其中，极间隔离层（204）可由半导体氧化物、半导体氮化物或者其他绝缘介质材料构成，也可以由上述材料的组合层构成。在一个具体实施例中，极间隔离层（204）由氧化物组成，其厚度最薄处为200-4000a。在第一类沟槽（250）中，栅电极（205）与对应的沟槽侧壁之间通过栅氧化层（210）隔离。在一个具体实施例中，该栅氧化层（210）厚度为150-1000a。在一个具体实施例中，栅电极的高度为0.4-1.1μm。在一个具体实施例中，栅电极的上表面到半导体上表面的距离为0-0.5μm。

第二类沟槽（251）和第三类沟槽（252）中，沟槽内只有屏蔽栅电极（203）而没有栅电极（205），而且屏蔽栅电极（203）的上表面位于沟槽上部。在一个具体实施例中，第二类沟槽（251）和第三类沟槽（252）中的屏蔽栅电极（203）的上表面高度，和第一类沟槽（250）中栅电极（205）的上表面高度相同。在一个具体实施例中，该上表面高度到半导体的上表面的距离为0-0.4μm。第二类沟槽（251）和第三类沟槽（252）中，沟槽内的屏蔽栅电极（203）通过氧化物介质层（206）上的通孔（207）与上表面金属（209）相连。上表面金属（209）一般由al或al化合物构成，例如，al/cu,al/si/cu。在一个具体实施例中，上表面金属的组成材料为98%的al和2%的cu。此外，在通孔（207）中，可能填充有扩散阻隔金属，组成为ti，w等金属或其金属化合物，例如tisi,tin等。

最少有一段第二类沟槽（251）内的屏蔽栅电极（203），与某一段第一类沟槽（250）内的屏蔽栅电极（203）相互连接在一起，并最终连接到上表面金属（209）上。

第二类沟槽（251）在水平方向上位于两段第一类沟槽（250）之间。

第三类沟槽（252）位于多段沟槽的最外围，并且，与之相邻的沟槽为第一类沟槽（250）。

第三类沟槽（252）的外围可能有一层掩模介质层（219）位于半导体上表面之上。该第三类沟槽（252）内的屏蔽栅电极（203）与掩模介质层（219）之间，可能直接接触，也可能相互之间由隔离层（218）隔离。隔离层（218）通常为氧化物。

此外，第一类沟槽（250）、第二类沟槽（251）和第三类沟槽（252）的宽度和深度可能相同，也可能有所不同。

该器件结构最少还包括位于沟槽之间，半导体外延层（201）上表面的p型掺杂体区（216）和n⁺型掺杂源区（215）。

图2中所示为图1屏蔽栅沟槽型场效应管器件的沟槽结构的部分顶示图。

其中，在半导体平面上，有多段相互平行的系列沟槽（240）沿着竖直方向排列。每一个系列沟槽（240）由竖直方向上相互连接的第一类沟槽（250）和第二类沟槽（251）组成，且其中第一类沟槽（250）和第二类沟槽（251）均可能有多段。通常，在一个系列沟槽（240）中，第二类沟槽（251）部分的总长度小于第一类沟槽（250）的总长度。

系列沟槽（240）竖直方向的尽头为第一类沟槽（250），并且，有一水平方向的第四沟槽（253），把系列沟槽（240）的尽头（末端）连接在一起。该第四沟槽（253）为第一类沟槽（250）。

系列沟槽（240）中，左右相邻的第二类沟槽（251）在竖直方向上下错开（相互错开）。因此，第二类沟槽（251）在水平方向上，左右相邻沟槽均为第一类沟槽（250）。此外，水平方向上，系列沟槽（240）的最外围的沟槽为一整段的第一类沟槽（250）。

另外，位于系列沟槽（240）之外，有一段第三类沟槽（252）包围内部的系列沟槽（240）。所述的第三类沟槽（252）包括有竖向段沟槽和横向段沟槽，竖向段沟槽与系列沟槽（240）相互平行，横向段沟槽垂直于系列沟槽（240），所述的竖向段沟槽和横向段沟槽相交构成的角度等于九十度，如图2所示；两者也有可能是通过一个拐角处沟槽相连，该拐角处沟槽由一个以上的直线沟槽相互连接组成，即拐角处也可能是多截直线沟槽组成的，且各段相接的直线之间呈大于90度的钝角，当直线的数量无限多时，拐角处沟槽为一段弧形沟槽。

在一个实施例中，如图2所示，第三类沟槽（252）竖向段沟槽和与之邻近的系列沟槽（240）的水平方向的距离d1，等于系列沟槽（240）中任意某两段相邻的沟槽的水平方向的距离d2，且等于第三类沟槽（252）横向段沟槽到第四沟槽（253）的竖直距离h1。

在一个实施例中，第三类沟槽（252）的宽度和深度分别比内部的系列沟槽(240)更宽和更深。在一个具体的实施例中，第三类沟槽（252）的深度为2.4μm，其内部的系列沟槽（240）的深度为2μm。

此外，可能有一层掩模介质层（219）位于第三类沟槽（252）以及该沟槽的外围。其中，掩模介质层（219）的边界（270）位于第三类沟槽（252）上方。

本发明阐述的屏蔽栅沟槽型场效应管沟槽结构，并不限于图2中沟槽结构。以下在配合更多实施例进行说明：

图3为图2中屏蔽栅沟槽型场效应管器件的基础上，一个变化的实施例的沟槽结构的部分顶示图。其中，有最少一段的水平方向上的第五沟槽（254），位于系列沟槽（240）内，并且把多段系列沟槽（240）连接在一起。在一个具体实施例中，该第五沟槽（254）为第一类沟槽（250），并且把系列沟槽（240）中的多段第一类沟槽（250）连接在一起。该第一类沟槽（250）和第五沟槽（254）沟槽内的栅电极（205）相互连接在一起，且该第一类沟槽（250）和第五沟槽（254）沟槽内的屏蔽栅电极（203）相互连接在一起。在一个实施例中，该第五沟槽（254）的宽度和深度与系列沟槽（240）中的第一类沟槽（250）的宽度和深度一样。

图4为图2中屏蔽栅沟槽型场效应管器件的基础上，一个变化的实施例的沟槽结构的部分顶示图。其中，在包围系列沟槽（240）的第三类沟槽（252）的外围，再有最少一段的第六沟槽（255），该第六沟槽（255）包围着第三类沟槽（252）。在一个实施例中，第六沟槽（255）和第三类沟槽（252）的宽度和深度一样，且内部结构一样。在一个实施例中，该第六沟槽（255）到第三类沟槽（252）的距离d3，等于第三类沟槽（252）到相邻的系列沟槽（240）的距离d1。

图5为本发明一个变化的实施例的沟槽结构的部分顶示图。

其中，在半导体平面上，有多段相互平行的系列沟槽（240）沿着竖直方向排列。每一个系列沟槽（240）由竖直方向上相互连接的第一类沟槽（250）和第二类沟槽（251）组成，其中的第一类沟槽（250）和第二类沟槽（251）均可能有多段。位于系列沟槽（240）之外，有一段第三类沟槽（252）包围内部的系列沟槽（240）。所述的第三类沟槽（252）包括有竖向段沟槽和横向段沟槽，竖向段沟槽与系列沟槽（240）相互平行，横向段沟槽垂直于系列沟槽（240）。

系列沟槽（240）根据竖直方向尽头的连接方法，可以分成第一内圈沟槽（258）和第一外圈沟槽（259）。其中，第一内圈沟槽（258）的尽头为第一类沟槽（250），所述的第一内圈沟槽（258）由相邻的两个系列沟槽（240）和将这两个相邻的系列沟槽（240）连起来的水平方向的第八沟槽（257）构成。该第八沟槽（257）为第一类沟槽（250）。第一外圈沟槽（259）由系列沟槽（240）和位于该系列沟槽（240）的尽头的第七沟槽（256）构成，该第七沟槽（256）将对应的系列沟槽（240）连接到第三类沟槽（252）的横向段沟槽，该第七沟槽（256）为第二类沟槽（251）。

系列沟槽（240）水平方向上按照第一内圈沟槽（258）-第一外圈沟槽（259）的顺序周期排列。水平方向上最外围为第一内圈沟槽（258），且该第一内圈沟槽（258）中和第三类沟槽（252）相邻的系列沟槽（240）为一整段的第一类沟槽（250）。

第八沟槽（257）到第三沟槽（252）横向段的竖直距离h2，等于任意相邻的两段系列沟槽（240）之间的水平距离d2。

系列沟槽（240）中，左右相邻的第二类沟槽（251）在竖直方向上下错开。因此，第二类沟槽（251）在水平方向上，左右相邻沟槽均为第一类沟槽（250）。

上述沟槽中，水平段与竖直段所形成的连接，可能为直角，也可能为弧形拐角。

图6为本发明一个变化的实施例的沟槽结构的部分顶示图。

其中，在半导体平面上，有多段相互平行的系列沟槽（240）沿着竖直方向排列。每一个系列沟槽（240）由竖直方向上相互连接的第一类沟槽（250）和第二类沟槽（251）组成。其中，第一类沟槽（250）和第二类沟槽（251）均可能有多段。位于系列沟槽（240）之外，有一段第三类沟槽（252）包围内部的系列沟槽（240）。所述的第三类沟槽（252）包括有竖向段沟槽和横向段沟槽，竖向段沟槽与系列沟槽（240）相互平行，横向段沟槽垂直于系列沟槽（240）。

系列沟槽（240）根据竖直方向尽头的连接方法，可以分成：第一圈沟槽（261）、第二内圈沟槽（262）及第二外圈沟槽（263）。其中第一圈沟槽（261）的尽头为第一类沟槽（250）。第二内圈沟槽（262）的尽头为第一类沟槽（250），第二内圈沟槽（262）是由两个系列沟槽（240）通过一段水平方向的第九沟槽（260）连起来后形成，所述的第一圈沟槽（261）就是位于该第二内圈沟槽（262）内并被其包围。该第九沟槽（260）为第一沟槽（250）。第二外圈沟槽（263）的由系列沟槽（240）和位于该系列沟槽（240）的尽头的第十沟槽（264）组成，所述的第十沟槽（264）将对应的系列沟槽（240）连接到第三类沟槽（252）横向段沟槽上，每相邻的两个第二外圈沟槽（263）包围一个第二内圈沟槽（262），也就是说，每相邻的两个第二内圈沟槽（262）之间设有一第二外圈沟槽（263）。该第十沟槽（264）为第二类沟槽（251）。

系列沟槽（240）水平方向上，按照第二内圈沟槽（262）---第二外圈沟槽（263）的顺序周期排列。水平方向上最外围的系列沟槽（240）为第二内圈沟槽（262），该第二内圈沟槽（262）中和第三类沟槽（252）相邻的系列沟槽（240）为一整段的第一类沟槽（250）。

第一圈沟槽（261）竖直方向的尽头到第九沟槽（260）的距离h3，等于第九沟槽（260）到第三沟槽（252）水平段的竖直距离h4，且等于相邻的两段系列沟槽（240）之间的水平距离d2。

系列沟槽（240）中，左右相邻的第二类沟槽（251）在竖直方向上下错开。因此，第二类沟槽（251）在水平方向上，左右相邻沟槽均为第一类沟槽（250）。

上述沟槽中，水平段与竖直段所形成的连接，可能为直角，也可能为弧形拐角。

上述图2-6中的沟槽结构实施例的变化概念，可以相互之间组合，进而实现更多本发明的实施例的变化。例如，沟槽竖直方向的上下两端，上端使用图5中的结构，下端使用图6中的结构。上述图2-6中的沟槽结构实施例的共通点是系列沟槽（240）中的第二类沟槽（251）在水平方向上左右相邻的沟槽均为第一类沟槽（250）。该结构特征可以达致本发明简化器件制造工艺流程的目的。

以下说明上述的屏蔽栅沟槽型场效应管器件的制造工艺步骤：

第一步，提供n⁺型衬底（200），并在其上形成n型外延层（201）。

其中，n⁺衬底（200）可能为红磷或者砷掺杂，厚度在50-1500um之间。在一个具体的实施例中，n⁺衬底为红磷掺杂，掺杂浓度在1e20cm^-3到1e18cm^-3之间；

n型外延层可能为磷掺杂，其厚度在0.5-15μm之间。n型外延层的掺杂浓度可能固定不变。在一个具体实施例中，n型外延层为磷掺杂，掺杂浓度为5e17cm^-3到1e16cm^-3之间，厚度在1-5μm之间。n型外延层的掺杂浓度也可能随着深度的不同有不同的掺杂浓度。在一个具体实施例中，掺杂浓度在n型外延层内呈上淡下浓的分布。其中掺杂浓度最淡处为5e17cm^-3到1e16cm^-3之间，最浓为5e17cm^-3到1e18cm^-3之间。

第二步，在n型外延层（201）上形成一系列沟槽（250，251，252），如图7所示。

在沟槽的形成前，可能需要预先在外延层的上表面通过光刻，形成硬掩模（301），该硬掩模（301）可能是半导体氧化物或者氮化物，或者两者的组合层。在一个实施例中，该硬掩模（301）为绝缘物组合，由下到上分别是：氧化硅（100-1000a），氮化硅（1000-3000a）,氧化硅（2000-3000a）。在另一个实施例中，该硬掩模（301）为氧化硅（1500-4000a），该硬掩模可能在沟槽刻蚀后被去除，也可能在沟槽刻蚀后部分或者完全保留在外延层的上表面。

沟槽可能通过干法刻蚀形成。在一个实施例中，沟槽可能由热离子刻蚀形成。刻蚀后的沟槽可能呈上大下小的形状。在一个具体的实施例中，半导体上表面的沟槽宽度为0.2-0.5um，沟槽的深度为1-2.8μm。另一个具体的实施例中，半导体上表面的沟槽宽度为0.5-1.5um，沟槽的深度为2.5-6μm。

第三步，在沟槽内形成沟槽氧化层（202），再在沟槽内形成屏蔽栅电极（203），如图8所示。

沟槽氧化层（202）为氧化物，形成方法可能是热氧化或者淀积，又或者是两者的结合。在一个具体的实施例中，沟槽氧化层（202）的形成方法为：先通过热氧化形成200-2500a氧化物，再通过化学气相淀积在热氧化形成的氧化物之上形成200-4000a氧化物。

在形成沟槽氧化层的同时，半导体上表面也可能形成成分相同的氧化物层。该氧化层可能被完全去除或者部分去除。

屏蔽栅电极（203）通常为多晶硅构成，也可能由金属、金属-半导体化合物（例如al,ti,w等），以及它们的组合构成。该屏蔽栅电极（203）的形成方法可能是：首先淀积屏蔽栅电极材料，再回刻到沟槽上部。在一个具体的实施例中，屏蔽栅电极材料为多晶硅，采用湿法或者干法刻蚀进行回刻，回刻后的屏蔽栅电极（203）的上表面高度到半导体外延层（201）的上表面距离为0.1-0.5μm。

第四步，在半导体上表面形成第一介质层（501），再在第一介质层（501）上形成第二介质层（502），如图9所示。

其中，第一介质层（501）和第二介质层（502）由刻蚀速率不同的两种材料组成，该材料可能是氧化物、氮化物、多晶硅，或者有机聚合物，也可能是上述材料的组合。例如，一种可能的组合为：第一介质层（501）为氮化硅，第二介质层（502）为氧化硅；另一种可能的组合为：第一介质层（501）为多晶硅，第二介质层（502）为氧化硅。

第一介质层（501）和第二介质层（502）可能由不同的淀积步骤形成。其中，第一介质层（501）的厚度在1000a-8000a之间。第二介质层（502）的厚度在500a-5000a之间。

沟槽内的屏蔽栅电极（203）与第一介质层（501）可能直接连接在一起，也可能由隔离层（218）分隔。该隔离层（218）可能为氧化物，并在第一介质层（501）形成前通过热氧化或者淀积形成，厚度在100a-1000a之间。

在一个具体的实施例中，首先通过热氧化在沟槽内的屏蔽栅电极（203）上表面形成500a厚度的氧化物作为隔离层(218)，再在其上通过化学气相淀积形成1000-4000a氮化硅，作为第一介质层（501），然后通过化学气相淀积形成1000a-3000a氧化硅，作为第二介质层（502）。

第五步，在第二类沟槽（251）和第三类沟槽（252）的上表面形成光刻胶（601），并在光刻胶（601）的保护下进行回刻，暴露出沟槽内的屏蔽栅电极（203）。如图10所示。

该回刻包括多步刻蚀，其中刻蚀第一介质层（501）和第二介质层（502）方法可能是干法刻蚀。刻蚀完成后的第一介质层（501）的边界，位于第二类沟槽（251）或第三类沟槽（252）到第二类沟槽（250）之间。该边界在水平方向上到相应第二类沟槽（251）或第三类沟槽（252）的距离，在0.05um到1um之间。在一个具体的实施例中，该距离为0.1-0.3um。

第六步，回刻屏蔽栅电极（203）和沟槽氧化层（202），去除光刻胶。如图11所示。

回刻屏蔽栅电极（203）和沟槽氧化层（202）的先后顺序，可能是：首先回刻屏蔽栅电极（203），再回刻沟槽氧化层（202）。也可能包含多次交替的回刻步骤，例如：首先回刻屏蔽栅电极（203）到一深度，再回刻沟槽氧化层（202）到另一深度，接着再回刻屏蔽栅电极（203）到此外另一深度。回刻后最终的屏蔽栅电极（203），其上表面到半导外延层（201）的上表面的距离为0.4-2.0μm，回刻后的最终的沟槽氧化层（202）的上表面高度，可能高于或者低于屏蔽栅电极（203）的上表面高度，两者之间的距离在±0.5μm之间。

回刻沟槽氧化层（202）的方法可能是湿法刻蚀或者干法刻蚀，又或是两者的混合。

若第一介质层（501）或第二介质层(502)组成成分包含氧化物材料，或者与屏蔽栅电极（203）相同的材料，上述回刻过程中可能横向刻蚀第二介质层（502）或者第一介质层（501），使其水平边界往内收缩。在一个实施例中，第一介质层（501）为氧化物，在刻蚀沟槽氧化层（202）后其水平边界往内收缩距离为0.05-0.2um。

在一个实施例中，为防止上述第一介质层（501）或第二介质层(502)水平边界往内收缩，在进行相应回刻前，可能在第二介质层（502）和/或第一介质层（501）的水平边界的界面上预先形成侧壁保护层，防止横向刻蚀的发生。该侧壁保护层可能是氮化物。该侧壁保护层可能在上述刻蚀完成后被去除。

第七步，刻蚀第一介质层（501），使第一介质层（501）的水平边界往内收缩，如图12所示。

刻蚀第一介质层（501）时，第二介质层（502）的刻蚀速率慢于第一介质层（501），第二介质层（502）在刻蚀过程中起到保护第一介质层（501）上表面的作用。因此，第一介质层（501）的刻蚀只发生在水平方向，由侧面从外到内横向刻蚀，使水平边界往内收缩。由于第二介质层（502）的保护，刻蚀后残留的第一介质层（501）厚度与刻蚀前不变。

如之前图2-6中提及，本发明的沟槽结构特点，第二类沟槽（251）和第三类沟槽（252）左右相邻的沟槽均为第一类沟槽（250）。因此，位于第二类沟槽（251）和第三类沟槽（252）之上的第一介质层（501）均被横向刻蚀，其边界将往内收缩到第二类沟槽（251）和第三类沟槽（252）的上方。其中位于第二类沟槽（251）上方的第一介质层（501）有可能残留一部分，也可能被完全刻蚀掉，如图12所示。

此步骤的一个实施例的顶视图，如图13、图14所示。其中，图13为第一介质层（501）刻蚀前的顶视图，图14为第一介质层（501）刻蚀后的顶视图。

图13中，刻蚀前的第一介质层（501）覆盖着第二类沟槽(251)和第三类沟槽（252），并且第一介质层（501）的水平边界（801，802）到相应第二类沟槽（251）和第三类沟槽（252）的距离为在0.05um到0.4um之间。

刻蚀第一介质层（501），其水平边界（801，802）往第二类沟槽（251）和第三类沟槽（252）方向收缩，最终如图14所示。位于第二类沟槽（251）上第一介质层（501）被完全去掉，位于最外围的第一介质层（501），其边界（803）收缩到第三类沟槽（252）的上方。

刻蚀第一介质层（501）的方法可能是湿法刻蚀。

在一个实施例中，第一介质层（501）为氮化硅，第二介质层（502）为氧化硅，刻蚀第一介质层（501）的方法可能是湿法刻蚀，该湿法刻蚀可能在热磷酸环境下进行。

在刻蚀第一介质层（501）前，有可能预先形成一层保护层，保护暴露的沟槽侧壁和沟槽内屏蔽栅电极（203），以及半导体上表面。例如，在刻蚀第一介质层（501）前预先进行热氧化，形成50a-1000a的覆盖在沟槽侧壁和屏蔽栅电极（203）上的氧化牺牲层。

在刻蚀第一介质层（501）后，第二介质层（502）可能被去除或者继续保留。

刻蚀后最终形成的覆盖在第三类沟槽外围的第一介质层（501）即为掩模介质层（219）。

第八步，在屏蔽栅电极（203）上表面形成极间隔离层（204），并在上部的沟槽侧壁上形成栅氧化层（210），如图15所示。

极间隔离层（204）一般为氧化物，并由热氧化形成，但也可能由半导体氧化物、半导体氮化物、其他绝缘介质材料或者它们的组合层构成。

栅氧化层（210）厚度为150-1000a。形成栅氧化层（210）的方法可能是热氧化或者是淀积，又或者是两者的组合。在一个具体的实施例中，形成栅氧化层（210）的方法为湿热氧化，温度为900-1300度。

在一个实施例中，极间隔离层（204）为氧化物，通过热氧化与栅氧化层（210）同时形成。同时形成的极间隔离层（204）和栅氧化层（210）中，极间隔离层（204）的厚度比栅氧化层（210）厚度厚。在一个具体的实施例中，该极间隔离层（204）厚度为200a-3000a，该栅氧化层（210）厚度为150a-1000a。

第九步，形成栅电极（205），如图16所示。

栅电极（205）成分通常为多晶硅，其形成方法可能包括淀积多晶硅和多晶硅回刻两个步骤。在一个具体实施例中，栅电极（205）的高度为0.4-1.1μm。在一个具体实施例中，栅电极（205）的上表面到半导体上表面的距离为0-0.5μm。

第十步，以掩模介质层（219）作为硬掩模，进行离子注入，如图16所示。

该离子注入最少包括一步p型离子注入，注入能量为10kev-200kev,离子注入的掺杂物质可能为硼，剂量在1e12-5e14cm^-3之间。该p型离子注入后，可能接着进行一步热扩散工艺。在一个实施例中，该热扩散温度为1000-1150c，时间为10-300分钟。

此外，还可能还进行一步n⁺型离子注入，注入能量为5kev-100kev,离子注入的掺杂物质可能为砷，剂量在1e13-5e16cm^-3之间。n⁺型离子注入可能不需要额外的光刻步骤，也可能需要先进行额外的光刻步骤，预先形成图形化的光刻胶限定n⁺型离子注入的区域。

上述p型离子注入后形成p型掺杂体区（216），n⁺型离子注入后形成n⁺型掺杂源区（215）。p型掺杂体区（216）深度为0.2-1.5μm。n⁺型掺杂源区（215）深度为0.05-1.0μm。

上述离子注入时，位于沟槽外围的掩模介质层（219）阻挡了离子注入，因此掺杂区域（215,216）限定在系列沟槽内部，如图17所示。此步骤中由于掩模介质层（219）作为离子注入的自对准掩模，因此在此步骤中可以省略一至两个光刻步骤。

在进行离子注入后，掩模介质层（219）可能被去除或者继续保留。

第十一步，在半导体上表面形成氧化物介质层（206），然后在氧化物介质层上形成通孔（207）。

氧化物介质层（206）通常由氧化物组成，厚度为0.3-1.5μm。在一个实施例中，氧化物介质层（206）包含一层位于下方的厚度为0.05-1.0μm的非掺杂氧化硅，以及一层位于上方的厚度为0.1-1.5μm的硼磷硅玻璃。氧化物介质层（206）形成方法可能包括氧化物淀积和氧化物平坦化。

通孔（207）可能呈宽度上大下小的形状。其中最窄处宽度为0.05-1μm。一部分的通孔（207）位于沟槽正上方，并深入到屏蔽栅电极（203）或栅电极（205）中，如图18所示。一部分的通孔（207）位于沟槽与沟槽之间，并深入半导体中，与p型掺杂区域（216）和n+型掺杂源区（215）接触，如图19所示。

形成通孔（207）的方法可能是：進行光刻，利用光刻胶定义通孔的位置，再進行干法刻蝕。在通孔（207）的刻蚀过程中，可能也包含一步刻蚀第一介质层（501）的步骤，以清除部分残留于第二类沟槽（251）或第三类沟槽（252）上方的第一介质层（501）。

在刻蚀通孔后，有可能进行一步或多步p⁺型离子注入，在p型掺杂体区（216）中形成p+型掺杂接触区（217）。p⁺型离子注入前，也可能预先在通孔的侧壁上形成氮化硅保护层，以减少侧壁处水平方向的离子注入量。该保护层可能在离子注入后被去除。

通孔形成后，有可能在通孔中形成扩散阻隔金属。其中，扩散阻隔金属的组成材料可能是ti，w等金属，或者其金属化合物例如tisi,tin等。

第十二步，在半导体上表面形成上表面金属（209），在半导体衬底（200）下方形成下表面金属（220），如图20所示。

半导体上表面金属（209）通常为al或al化合物，例如，al/cu,al/si/cu，厚度为3-5μm。下表面金属（220）通常为ag或ag化合物，厚度为0.1-2μm。

在半导体衬底（200）下方形成漏极金属（220）前，可能会先对半导体衬底（200）进行减薄，使半导体衬底（200）的厚度减薄至30-200μm。

本发明阐述的屏蔽栅沟槽型场效应管的制造工艺流程，利用自对准掩模来限定离子注入的范围，因此可以减少光刻步骤。需要指出，本发明的制造工艺流程并不限于上述流程步骤。例如，一个实施例中上述第八步，形成极间隔离层（204）和形成栅氧化层（210）的方法可以为下列步骤：

第一步，通过化学气相淀积（cvd）形成覆盖沟槽的填充氧化物（214），再回刻填充氧化物（214）使其上表面位于沟槽内，如图21所示。该化学气相淀积（cvd）可能是高密度离子体化学气相淀积(hdpcvd)。该回刻可能包含一步化学机械平坦化（cmp）工艺和/或干法刻蚀工艺，回刻后氧化物（214）上表面到半导体上表面的距离为0-0.2um。

第二步，在第二类沟槽（251）和第三类沟槽（252）上形成光刻胶（1401），在光刻胶（1401）的保护下对氧化物（214）进行回刻，形成极间隔离层（204），如图22所示。该极间隔离层（204）厚度为1000a-5000a。

第三步，通过热氧化或淀积形成栅氧化层（210）。

另一个实施例中，上述第八步中形成极间隔离层（204）和形成栅氧化层（210）的方法为下列步骤：

第一步，首先在沟槽内积淀氮化物并对氮化物进行竖直方向的干法刻蚀，形成覆盖沟槽侧壁的氮化物保护层（1501），以及覆盖第一介质层（501）、第二介质层（502）侧壁的氮化物保护层（1502），并暴露沟槽内屏蔽栅电极（203），如图23所示。

第二步，进行热氧化，在屏蔽栅电极（203）上表面形成极间隔离层（204），如图24所示。该极间隔离层（204）可能呈中间厚两边薄的形状。该极间隔离层（204）厚度最薄处为500a-4000a。在另一个实施例中，在热氧化步骤后可能紧接着进行一步氧化物淀积，使极间隔离层（204）上表面变得平整。

第三步，去除沟槽侧壁的氮化物保护层（1501，1502）。

第四步，通过热氧化或淀积形成栅氧化层（210）。

相关技术领域人员应该认识到，上述所描述的本发明的实施例非限定性而是实例性的，本发明可以实现在比上述实施例更宽的范围内。