相关申请的交叉引用在韩国知识产权局提交的且标题为“semiconductordevices(半导体器件)”的于2019年1月8日提交的韩国专利申请no.10-2019-0002425、于2019年1月25日提交的韩国专利申请no.10-2019-0009967和于2019年6月11日提交的韩国专利申请no.10-2019-0068893以引用方式全部并入本文中。示例实施例涉及一种半导体器件。
背景技术：
：：随着对半导体器件的高性能、高速度、多功能等的需求的增加，半导体器件的集成密度已经提高。为了满足对半导体器件的高集成密度的需求，已经开发了具有精细图案的半导体器件，并且实施具有精细宽度或其间的精细间距的图案已经变得很重要。另外，为了克服对于减小尺寸的平面金属氧化物半导体fet(mosfet)的操作性能的限制，已经进行了包括具有三维沟道的鳍型fet(finfet)的半导体器件的开发。技术实现要素：实施例涉及一种半导体器件，包括：有源区，其在衬底上在第一方向上延伸；多个沟道层，其位于有源区上并彼此竖直地间隔开；栅极结构，其与有源区和多个沟道层交叉，栅极结构在衬底上在第二方向上延伸，并围绕多个沟道层；以及源/漏区，其位于栅极结构的至少一侧的有源区上，源/漏区与多个沟道层接触，源/漏区包括：各个第一外延层，其具有第一成分并包括第一层和第二层，所述第一层位于多个沟道层的在第一方向上取得的侧表面上，所述第二层位于源/漏区的下端的有源区上；以及第二外延层，其具有与第一成分不同的第二成分，第二外延层在第一方向上插设于第一外延层之间，并在第三方向上竖直地插设于第一外延层之间，其中，第三方向与第一方向和第二方向垂直。实施例还涉及一种半导体器件包括：有源区；多个沟道层，其位于有源区上并彼此竖直地间隔开；栅极结构，其围绕多个沟道层的上表面、下表面和在第一方向上截取的侧表面；以及源/漏区，其位于栅极结构的至少一侧的有源区上，源/漏区与多个沟道层接触，源/漏区包括：至少一个第一外延层，其具有第一成分，并覆盖多个沟道层在第二方向上取得的侧表面，并且覆盖源/漏区的下端的有源区的上表面的至少一部分；以及第二外延层，其具有与第一成分不同的第二成分，第二外延层层叠在第一外延层上，并比多个沟道层的最上表面更向上延伸。实施例还涉及一种半导体器件，包括：有源区，其在衬底上在第一方向上延伸；多个沟道层，其位于有源区上并彼此竖直地间隔开；栅极结构，其与有源区和多个沟道层交叉，栅极结构在衬底上在第二方向上延伸并围绕多个沟道层；内部间隔件层，其位于栅极结构的在第一方向上取得的相对侧，内部间隔件层设置在多个沟道层中的每一个的下部中；以及源/漏区，其位于栅极结构的至少一侧的有源区上，源/漏区与多个沟道层接触并包括多个外延层，并且具有与内部间隔件层和多个沟道层在第三方向上的竖直布置对应的浓度梯度，其中，第三方向与第一方向和第二方向垂直。附图说明通过参照附图详细地描述示例实施例，特征对本领域技术人员而言将变得显而易见，在附图中：图1示出了根据示例实施例的半导体器件的平面图；图2示出了根据示例实施例的半导体器件的截面图；图3示出了根据示例实施例的半导体器件的一部分的放大图；图4a至图5b示出了根据示例实施例的包括在半导体器件中的源/漏区中的杂质的浓度的分布的示图；图6示出了根据示例实施例的半导体器件的一部分的放大图；图7示出了根据示例实施例的半导体器件的截面图；图8示出了根据示例实施例的半导体器件的一部分的放大图；图9示出了根据示例实施例的半导体器件的一部分的放大图；图10a至图10c示出了根据示例实施例的半导体器件的截面图；图11a至图11k按次序示出了根据示例实施例的制造半导体器件的方法的各处理的示图；图12示出了根据示例实施例的包括半导体器件的电子装置的框图；以及图13示出了根据示例实施例的包括半导体器件的系统的图。具体实施方式在下文中，如下将参照附图来描述实施例。图1是示出根据示例实施例的半导体器件的平面图。图2示出了沿线i-i'和线ii-ii'截取的图1中示出的半导体器件的横截面。为了易于描述，仅在图1和图2中示出了半导体器件的主要元件。参照图1和图2，半导体器件100可以包括：衬底101；有源区105，其位于衬底101上；沟道结构140，其包括位于有源区105上并且彼此竖直地间隔开的多个沟道层141、142和143；源/漏区150，其与多个沟道层141、142和143接触；栅极结构160，其与有源区105交叉，并在y方向上延伸；以及接触插塞180，其连接到源/漏区150。半导体器件100还可以包括器件隔离层110、内部间隔件层130和层间绝缘层190。栅极结构160可以包括栅极介电层162、栅电极165、栅极间隔件层164和栅极覆盖层166。在半导体器件100中，有源区105可以具有鳍形结构，栅电极165可以设置在有源区105与沟道结构140之间、沟道结构140的多个沟道层141、142和143之间以及沟道结构140的上部中。因此，半导体器件100可以包括由沟道结构140、源/漏区150和栅极结构160形成的环绕栅极场效应晶体管(fet)。晶体管可以是例如nmos晶体管。衬底101可以具有在x方向和y方向上延伸的上表面。衬底101可以包括半导体材料，诸如iv族半导体、iii-v族化合物半导体或ii-vi族化合物半导体。例如，iv族半导体可以包括硅、锗或硅锗。衬底101可以被提供为例如体晶圆、外延层、绝缘体上硅(soi)层、绝缘体上半导体(seoi)层等。器件隔离层110可以在衬底101上限定有源区105。例如，器件隔离层110可以通过浅沟槽隔离(sti)工艺来形成。在示例实施例中，器件隔离层110还可以包括具有台阶部分并朝向衬底101的下部延伸的区域。器件隔离层110可以使有源区105的上部部分地暴露。在示例实施例中，器件隔离层110可以具有弯曲的上表面，并且其水平高度可以朝向有源区105增大。器件隔离层110可以由绝缘材料形成。例如，器件隔离层110可以是氧化物、氮化物或它们的组合。有源区105可以由器件隔离层110限定，并且可以在衬底101中在第一方向(例如，x方向)上延伸。有源区105可以被构造为从衬底101突出。有源区105的上端可以被构造为从器件隔离层110的上表面突出到特定高度。有源区105可以是衬底101的一部分，或者可以包括从衬底101生长的外延层。在栅极结构160的两个侧区域中，可以使衬底101上的有源区105的一部分凹陷，并且源/漏区150可以设置在凹陷的有源区105中。有源区105可以包括杂质(例如，掺杂剂)，或者可以包括包含杂质的掺杂区。沟道结构140可以包括两个或更多个沟道层(例如，第一沟道层至第三沟道层141、142和143)，其在有源区105上在与有源区105的上表面垂直的方向(例如，z方向)上彼此竖直地间隔开。第一沟道层至第三沟道层141、142和143可以连接到源/漏区150，并且可以与有源区105的上表面间隔开。第一沟道层至第三沟道层141、142和143的宽度可以与有源区105在y方向上的宽度相同或相似，并且可以与栅极结构160在x方向上的宽度相同或相似。在示例实施例中，第一沟道层至第三沟道层141、142和143也可以具有减小的宽度，使得第一沟道层至第三沟道层141、142和143的侧表面可以在x方向上设置在栅极结构160的下部中。第一沟道层至第三沟道层141、142和143可以由半导体材料形成。例如，第一沟道层至第三沟道层141、142和143可以包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。例如，第一沟道层至第三沟道层141、142和143可以由与衬底101的材料相同的材料来形成。在示例实施例中，第一沟道层至第三沟道层141、142和143可以包括杂质区，其设置在与源/漏区150相邻的区域中。包括在单个沟道结构140中的沟道层141、142和143的数量和形状可以在示例实施例中改变。例如，在示例实施例中，沟道结构140还可以包括位于有源区105的上表面上的沟道层。源/漏区150可以位于在沟道结构140的两个侧区域上的有源区105上。源/漏区150可以包括第一外延层152，其位于沟道结构140的第一沟道层至第三沟道层141、142和143的每个侧表面上以及在源/漏区150的下端中位于有源区105上。源/漏区150还可以包括填充第一外延层152之间的空间的第二外延层154。第一外延层152和第二外延层154可以是包括硅(si)的半导体层，并且可以包括彼此不同类型和/或不同浓度的杂质。第一外延层152可以包括位于第一沟道层至第三沟道层141、142和143的侧表面上的第一层152a以及位于有源区105的上表面上的第二层152b。第一层152a可以位于沟道结构140在x方向上的两个侧表面上。当第一层152a位于沟道结构140的两个侧表面上时，可以减小或防止由包括在第二外延层154中的杂质的扩散造成的短沟道效应。第一层152a可以在沿z方向垂直设置的第一沟道层141、第二沟道层142和第三沟道层143之中彼此分隔开。第一层152a也可以与第二层152b分隔开。另外，第一层152a可以从由内部间隔件层130以及第一沟道层至第三沟道层141、142和143形成的共面侧表面朝向第二外延层154突出。因此，第二外延层154可以插设于在z方向上彼此间隔开的第一层152a之间。第二外延层154也可以插设于在单个源/漏区150中在x方向上彼此间隔开的第一层152a之间。在平面上，第一外延层152的至少一部分可以与第二外延层154重叠，并且可以被构造为不与内部间隔件层130重叠。第二层152b可以在下部中位于有源区105的上表面的至少一部分上。例如，第二层152b可以设置在例如在x方向上取得的中心区域中。第二层152b的最大厚度可以大于第一层152a的厚度。第二层152b的上部的宽度可以小于第二层152b的下部的宽度，并且第二层152b可以具有向上弯曲的形状。源/漏区150的下表面的形状可以在示例实施例中改变。例如，源/漏区150的下表面可以以不同的深度弯曲，或者可以具有平面形状。因此，第二层152b的形状也可以在示例实施例中改变。第一外延层152可以是这样的区域，其包括浓度比包括在有源区105中的杂质的浓度高的杂质。第一外延层152可以从第一沟道层至第三沟道层141、142和143以及有源区105外延生长。例如，第一外延层152可以包括诸如砷(as)和/或磷(p)的n型杂质。例如，第一外延层152可以是sias层、sip层、sipc层、sic层、sipas层或sigep层。包括在第一外延层152中的杂质的浓度可以在约2×1020/cm3至8×1020/cm3的范围内。例如，每个第一层152a的厚度可以在约4nm至8nm的范围内，并且第二层152b的厚度可以大于第一层152a的厚度。第二外延层154可以被构造为填充相邻的沟道结构140之间的区域。第二外延层154可以围绕第一外延层152的在其上第一外延层152不与沟道结构140或有源区105接触的表面。第二外延层154可以覆盖内部间隔件层130的侧表面。第二外延层154可以被构造为填充向上和向下彼此间隔开的第一外延层152的第一层152a之间的空间。因此，第二外延层154的至少一部分可以在平面上与第一外延层152的第一层152a和第二层152b中的每一个重叠。第二外延层154可以比沟道结构140的最上表面更向上延伸。第二外延层154可以具有与第一外延层152的成分不同的成分。例如，第二外延层154可以是这样的区域，其包括浓度比包括在第一外延层152中的杂质的浓度高的杂质。第二外延层154可以从第一外延层152外延生长。所述杂质可以与包括在第一外延层152中的杂质相同或不同。例如，第一外延层152可以以第一浓度包括第一导电类型的第一杂质，第二外延层154可以以高于第一浓度的第二浓度包括相同的第一导电类型的第一杂质或第二杂质。第二浓度可以在第一浓度的10倍至20倍的范围内。包括在第二外延层154中的杂质的浓度可以在约3.1×1021/cm3至3.9×1021/cm3的范围内。例如，第二外延层154可以是包括磷(p)的sip层。在示例实施例中，第一外延层152可以是sip或sias外延层，第二外延层154可以是sip外延层。第二外延层154的杂质可以部分地扩散到相邻的第一外延层152中，并且该杂质可以以比第二外延层154中的浓度低的浓度部分地包括在第一外延层152中。另外，第一外延层152的杂质可以部分地扩散到相邻的第二外延层154中，并且该杂质可以以比第一外延层152中的浓度低的浓度部分地包括在第二外延层154中。第一外延层152和第二外延层154可以形成为外延层。因此，可以避免当第一外延层152和第二外延层154被形成为掺杂区时由离子注入工艺导致的对膜的损坏，这可以有助于改善半导体器件100的电学性质。栅极结构160可以与有源区105和沟道结构140交叉，并且可以在有源区105和沟道结构140的上部中在一个方向(例如，y方向)上延伸。晶体管的沟道区可以形成在与栅极结构160交叉的有源区105和沟道结构140中。栅极结构160可以包括：栅电极165；栅极介电层162，其设置在栅电极165与第一沟道层至第三沟道层141、142和143之间；栅极间隔件层164，其位于栅电极165的侧表面上；以及栅极覆盖层166，其位于栅电极165的上表面上。栅极介电层162可以设置在有源区105与栅电极165之间以及沟道结构140与栅电极165之间。栅极介电层162可以被构造为覆盖栅电极165的表面的至少一部分。例如，栅极介电层162可以围绕栅电极165的除了最上表面之外的全部表面。例如，栅极介电层162可以延伸到栅电极165与栅极间隔件层164之间的空间。例如，栅极介电层162可以包括氧化物、氮化物或高k材料。高k材料可以指介电常数比氧化硅(sio2)膜的介电常数高的介电材料。例如，高k材料可以是氧化铝(al2o3)、氧化钽(ta2o3)、氧化钛(tio2)、氧化钇(y2o3)、氧化锆(zro2)、氧化锆硅(zrsixoy)、氧化铪(hfo2)、氧化铪硅(hfsixoy)、氧化镧(la2o3)、氧化镧铝(laalxoy)、氧化镧铪(lahfxoy)、氧化铪铝(hfalxoy)和氧化镨(pr2o3)中的一种。栅电极165可以填充有源区105的上部中的第一沟道层至第三沟道层141、142和143之间的空间，并且可以延伸到沟道结构140的上部。栅电极165可以通过栅极介电层162与多个沟道层141、142和143间隔开。栅电极165可以包括导电材料。例如，栅电极165可以包括金属氮化物材料(诸如氮化钛(tin)膜、氮化钽(tan)膜或氮化钨(wn)膜)和/或金属材料(诸如铝(al)、钨(w)、钼(mo)等)或者半导体材料(诸如掺杂的多晶硅)。栅电极165可以包括多层，例如，两个或更多个层。栅电极165可以通过相邻的晶体管的至少部分之间的分隔部分而彼此分隔开，这取决于半导体器件100的构造。栅极间隔件层164可以位于栅电极165的两个侧表面上。栅极间隔件层164可以使源/漏区150与栅电极165绝缘。在示例实施例中，栅极间隔件层164可以具有多层结构。例如，栅极间隔件层164可以由氧化物、氮化物或氮氧化物形成，并且可以由低k材料膜形成。栅极覆盖层166可以设置在栅电极165的上部，并且栅极覆盖层166的下表面和侧表面中的每一个可以被栅电极165和栅极间隔件层164围绕。内部间隔件层130可以与栅电极165并排设置在沟道结构140之间。栅电极165可以在第三沟道层143的下部中通过内部间隔件层130与源/漏区150间隔开并与源/漏区150电隔离。例如，内部间隔件层130的面对栅电极165的侧表面可以朝向栅电极165凹陷和弯曲。例如，内部间隔件层130可以由氧化物、氮化物或氮氧化物形成，并且可以由低k材料膜形成。接触插塞180可以穿透层间绝缘层190，并且可以连接到源/漏区150。接触插塞180可以将电信号施加到源/漏区150。接触插塞180可以位于如图1中示出的源/漏区150上，并且可以在y方向上具有比源/漏区150的长度长的长度。例如，接触插塞180可以具有倾斜的侧表面，在该侧表面中，根据高宽比，下部的宽度小于上部的宽度。例如，接触插塞180可以从上部比第三沟道层143更向下延伸。在示例实施例中，例如，接触插塞180可以以与第二沟道层142的上表面对应的高度凹陷。在示例实施例中，接触插塞180可以不凹陷到源/漏区150中，并且可以被构造为与源/漏区150的上表面接触并沿着源/漏区150的上表面设置。例如，接触插塞180可以包括金属氮化物材料(诸如氮化钛(tin)膜、氮化钽(tan)膜或氮化钨(wn)膜)和/或金属材料(诸如铝(al)、钨(w)、钼(mo)等)。层间绝缘层190可以覆盖源/漏区150和栅极结构160，并且可以被构造为在附图中未示出的区域中覆盖器件隔离层110。例如，层间绝缘层190可以包括氧化物、氮化物或氮氧化物，并且可以包括低k材料。图3是示出图2中示出的根据示例实施例的半导体器件的放大区域a的示图。参照图3，第一外延层152的第一层152a可以分别位于第一沟道层至第三沟道层141、142和143的侧表面上，并且可以在z方向上彼此竖直地间隔开第一间隔距离d1。第一层152a可以在有源区105上与第二层152b间隔开第二间隔距离d2(最短距离)。第一间隔距离d1可以与第二间隔距离d2不同。第一层152a的部分可以延伸到内部间隔件层130的侧表面上。在另一实施方式中，第一层152a可以被构造为仅位于第一沟道层至第三沟道层141、142和143的侧表面上。每个第一层152a可以具有从第一沟道层至第三沟道层141、142和143的侧表面起的第一最大厚度t1，第二层152b可以具有从有源区105的上表面起的第二最大厚度t2。例如，第二最大厚度t2可以大于第一最大厚度t1。图4a和图4b示出了沿图3中示出的线b-b'截取的包括在源/漏区150中的杂质的浓度的分布轮廓。图4a示出了当第一外延层152和第二外延层154包括相同的杂质时的轮廓，图4b示出了当第一外延层152包括第一杂质且第二外延层154包括与第一杂质不同的第二杂质时的轮廓。在图4a和图4b中，第一部分l1可以是与源/漏区150的第一外延层152对应的区域，第二部分l2可以是与第二外延层154对应的区域。另外，第一部分l1可以是与第一沟道层至第三沟道层141、142和143的外部区域的至少部分对应的区域，第二部分l2可以包括与内部间隔件层130的外部区域对应的区域。如图4a中示出的，第一外延层152可以以第一浓度c1包括杂质，第二外延层154可以以高于第一浓度c1的第二浓度c2包括杂质。第一浓度c1和第二浓度c2可以是第一部分l1和第二部分l2的最大浓度。例如，第二浓度c2可以在第一浓度c1的约10倍至20倍的范围内。如上所述，源/漏区150可以在内部间隔件层130以及第一沟道层至第三沟道层141、142和143在z方向上的外部区域中具有与内部间隔件层130以及第一沟道层至第三沟道层141、142和143对应的浓度梯度。另外，由于具有不同的浓度的轮廓交替地出现，因此看起来可以将第一部分l1和第二部分l2彼此区分开。在示例实施例中，第一部分l1与第二部分l2之间的边界上的杂质的浓度变化可以比附图中示出的示例中的浓度变化更陡或更缓。另外，其中杂质的浓度恒定或均匀的部分可以出现在部分l1和l2中的每一个中。然而，在示例实施例中，杂质的浓度的峰值可以出现在部分l1和l2中的每一个中。在另一实施方式中，第二层152b中的杂质的最大浓度可以为第一浓度c1。如图4b中示出的示例中，即使当第一外延层152和第二外延层154包括不同的杂质时，具有不同的浓度的轮廓也可以交替地出现在第一部分l1和第二部分l2中。第一外延层152还可以包括至少在与第二外延层154相邻的区域中的第二杂质，第二外延层154还可以包括在与第一外延层152相邻的区域中的第一杂质。图5a和图5b示出了沿着图3中示出的线c-c'截取的包括在源/漏区150中的杂质的轮廓。图5a示出了当第一外延层152和第二外延层154包括相同的杂质时的轮廓，图5b示出了当第一外延层152包括第一杂质且第二外延层154包括与第一杂质不同的第二杂质时的轮廓。在图5a和图5b中，第一部分l1可以是与源/漏区150的第一外延层152对应的区域，第二部分l2可以是与第二外延层154对应的区域。如图5a中示出的，在包括在x方向上取得的中心的第二外延层154中，源/漏区150可以以第二浓度c2包括杂质，并且两个端部上的第一外延层152可以以低于第二浓度c2的第一浓度c1包括杂质。源/漏区150可以具有其中杂质的浓度在包括该中心的中心区域(第二外延层154的区域)中基本恒定或均匀的部分。在示例实施例中，第一部分l1与第二部分l2之间的边界上的杂质的浓度变化可以比附图中示出的示例中的浓度变化更陡或更缓。如图5b中示出的，即使当第一外延层152和第二外延层154包括不同的杂质时，具有不同的浓度(例如，不同的最大浓度)的轮廓也可以以对应的方式出现在第一部分l1和第二部分l2中。第一外延层152还可以包括至少在与第二外延层154相邻的区域中的第二杂质，第二外延层154还可以包括在与第一外延层152相邻的区域中的第一杂质。图6是示出根据示例实施例的半导体器件的放大部分的示图。图6示出了与图2中示出的区域a对应的区域。参照图6，在半导体器件100a中，源/漏区150a可以包括第一外延层152和填充第一外延层152之间的空间的第二外延层154，并且还可以包括被构造为与第一外延层152接触的第三外延层151。第三外延层151可以分别位于第一沟道层至第三沟道层141、142和143的侧表面上，并且可以位于源/漏区150a的下端处的有源区105的上表面的至少一部分上。第三外延层151可以是被构造为有助于第一外延层152的生长或减少第一外延层152的晶格失配的层。例如，第三外延层151可以是sias层、sip层、sipc层、sic层、sipas层或sigep层。第三外延层151可以以比包括在第一外延层152中的杂质的浓度更低的浓度包括杂质，或者可以不包括杂质。在示例实施例中，第三外延层151可以仅位于第一沟道层至第三沟道层141、142和143的侧表面的部分上。在示例实施例中，其中第三外延层151与有源区105的上表面接触的区域的尺寸可以改变。图7是示出根据示例实施例的半导体器件的截面图。图7示出了与沿图1中的线i-i'和线ii-ii'截取的横截面对应的区域。图8是示出根据示例实施例的半导体器件的放大部分的示图。图8以放大的形式示出了图7中示出的区域a'。参照图7和图8，在半导体器件100b中的源/漏区150b中，第一外延层152b可以被设置为这样的单层：其沿沟道结构140的第一沟道层至第三沟道层141、142和143的侧表面以及内部间隔件层130的侧表面延伸，并在下端处形成源/漏区150b的下表面。因此，第一外延层152b可以被构造为在x方向上完全围绕第二外延层154b的下表面和侧表面。因此，第二外延层154b可以不与有源区105直接接触。第一外延层152b可以在第一外延层152b的上端处与栅极间隔件层164接触。第一外延层152b的与栅极间隔件层164接触的长度d3可以在示例实施例中改变，或者在另一实施方式中，第一外延层152b可以不与栅极间隔件层164接触。在示例实施例中，第一外延层152b的厚度可以是不均匀的。第一外延层152b可以在第一沟道层至第三沟道层141、142和143的侧壁上具有第三最大厚度t3，并且可以在下部处具有大于第三最大厚度t3的第四最大厚度t4。在示例实施例中，第四最大厚度t4可以为第三最大厚度t3的两倍或更多倍。第一外延层152b可以在内部间隔件层130的侧壁上具有比第三最大厚度t3小的第五厚度t5，并且可以具有以该厚度形成的挠曲部(flexure)。第一外延层152b的结构可以根据生长方向、生长厚度等来控制。源/漏区150b的下表面的向下挠曲部的深度可以在示例实施例中改变，由此第一外延层152b的形状也可以在源/漏区150的下表面上变化。图9是示出根据示例实施例的半导体器件的一部分的放大图。图9示出了与图7中示出的区域a'对应的区域。参照图9，在半导体器件100c中，源/漏区150c可以包括第一外延层152c。源/漏区150c也可以包括填充第一外延层152c之间的空间的第二外延层154c，并且还可以包括在例如第一外延层152c的底部处与第一外延层152c接触的第三外延层151。如参照图6描述的，第三外延层151可以分别位于第一沟道层至第三沟道层141、142和143的侧表面上，并且可以在源/漏区150c的下端处位于有源区105的上表面的至少一部分上。第一外延层152c可以被设置为这样的单层：其覆盖在其上第三外延层151不与第一沟道层至第三沟道层141、142和143接触的表面。第二外延层154c可以被设置为填充第一外延层152c之间的空间的单层。图10a至图10c是示出根据示例实施例的半导体器件的截面图。图10a和图10b示出了与沿图1中的线i-i'和线ii-ii'截取的横截面对应的区域，图10c示出了与沿图1中的线ii-ii'截取的横截面对应的区域。参照图10a，半导体器件100d可以不包括内部间隔件层130(与参照图2描述的示例实施例不同)。栅电极165可以在沟道结构140的第一沟道层至第三沟道层141、142和143之中在x方向上延伸。因此，栅电极165的在x方向上取得的两个侧表面可以与沟道结构140的两个侧表面向上和向下并排设置，并且可以与沟道结构140的两个侧表面共面。参照图10b，在半导体器件100e中，沟道结构140和内部间隔件层130在x方向上取得的两个侧表面可以设置在栅极结构160的下部中(与参照图2描述的示例实施例不同)。因此，沟道结构140可以相对于栅极结构160的宽度具有较小的宽度。因此，第一外延层152的第一层152a的至少部分可以在平面上与栅极结构160重叠。在图10b中，例如，沟道结构140和内部间隔件层130在x方向上取得的两个侧表面可以设置在栅极间隔件层164的下部中。例如，在示例实施例中，所述侧表面可以设置在栅电极165的下部中。参照图10c，在半导体器件100f中，有源区105a和沟道结构140a的宽度可以与图2中示出的示例不同。有源区105a和沟道结构140a可以具有相对窄的宽度，因此，沟道结构140a的多个沟道层141a、142a和143a中的每一个可以具有圆形形状、椭圆形形状(其中长轴与短轴的长度之差在沿y方向截取的横截面上相对小)等。例如，在图2中示出的示例实施例中，多个沟道层141、142和143中的每一个可以在y方向上具有约20nm至50nm的宽度，并且在示例实施例中，多个沟道层141a、142a和143a中的每一个可以在y方向上具有约3nm至12nm的宽度。在示例实施例中，有源区105a和沟道结构140a的宽度以及有源区105a和沟道结构140a的沿该宽度形成的形状可以改变。图11a至图11k是示出根据示例实施例的制造半导体器件的方法的顺序处理的图。图11a至图11k示出了制造图6中示出的半导体器件的方法的示例实施例，并示出了与图2中示出的横截面对应的横截面。参照图11a，可以在衬底101上在沟道层141、142和143中的各个沟道层之间交替地层叠牺牲层120(牺牲层120可以通过后续处理用如图2中示出的栅极介电层162和栅电极165代替)。牺牲层120可以由相对于多个沟道层141、142和143具有蚀刻选择性的材料形成。多个沟道层141、142和143可以包括与牺牲层120的材料不同的材料。例如，牺牲层120以及多个沟道层141、142和143可以包括包含硅(si)、锗(ge)和硅锗(sige)中的至少一种的半导体材料，并且可以包括不同的材料，牺牲层120以及多个沟道层141、142和143可以包括杂质或可以不包括杂质。例如，牺牲层120可以包括硅锗(sige)，多个沟道层141、142和143可以包括硅(si)。可以通过执行使用衬底101作为种子的外延生长工艺来形成牺牲层120以及多个沟道层141、142和143。牺牲层120以及多个沟道层141、142和143中的每一个可以具有约至100nm的厚度。与牺牲层120交替地层叠的多个沟道层141、142和143的层数可以在示例实施例中改变。参照图11b，可以通过去除衬底101的一部分以及牺牲层120与多个沟道层141、142和143的堆叠结构来形成有源结构。有源结构可以包括交替地层叠的牺牲层120以及多个沟道层141、142和143，并且还可以包括被构造为通过去除衬底101的一部分而从衬底101的上表面突出的有源区105。有源结构可以被构造为具有在一个方向(例如，x方向)上延伸的线形式，并且可以在y方向上彼此间隔开。在从其去除衬底101的一部分的区域中，可以通过用绝缘材料填充该区域并将绝缘材料构造为凹陷以允许有源区105突出，来形成器件隔离层110。器件隔离层110的上表面可以被形成为低于有源区105的上表面设置。参照图11c，可以在有源结构上形成牺牲栅极结构170和栅极间隔件层164。牺牲栅极结构170可以是这样的牺牲结构，其形成在其中栅极介电层162和栅电极165设置在沟道结构140的上部中的区域中。牺牲栅极结构170可以包括顺序地层叠的第一牺牲栅极层172和第二牺牲栅极层175、以及掩模图案层176。可以使用掩模图案层176使第一牺牲栅极层172和第二牺牲栅极层175图案化。例如，第一牺牲栅极层172和第二牺牲栅极层175可以分别是绝缘层和导电层。第一牺牲栅极层172和第二牺牲栅极层175可以被构造为一体化为单层。例如，第一牺牲栅极层172可以包括氧化硅，第二牺牲栅极层175可以包括多晶硅。掩模图案层176可以包括氧化硅和/或氮化硅。牺牲栅极结构170可以具有与有源结构交叉并在一个方向上延伸的线形式。例如，牺牲栅极结构170可以在y方向上延伸，并且可以在x方向上彼此间隔开。栅极间隔件层164可以位于牺牲栅极结构170的两个侧壁上。可以通过沿牺牲栅极结构170和有源结构的上表面和侧表面形成具有均匀厚度的膜并执行各向异性蚀刻工艺来形成栅极间隔件层164。栅极间隔件层164可以由低k材料形成，并且可以包括sio、sin、sicn、sioc、sion和siocn中的至少一种。参照图11d，可以通过去除牺牲栅极结构170之间的暴露的牺牲层120以及多个沟道层141、142和143来形成凹陷区域rc，从而形成沟道结构140。可以使用牺牲栅极结构170和栅极间隔件层164作为掩模来去除暴露的牺牲层120以及多个沟道层141、142和143。因此，多个沟道层141、142和143中的每一个可以在x方向上具有限定的长度，并且可以形成沟道结构140。如图10b中示出的，牺牲层120和沟道结构140可以从牺牲栅极结构170的下部中的牺牲栅极结构170的侧表面部分地去除，并且在x方向上取得的两个侧表面可以设置在牺牲栅极结构170或栅极间隔件层164的下部中。参照图11e，可以从侧表面部分地去除暴露的牺牲层120。牺牲层120可以通过湿法蚀刻工艺相对于沟道结构140被选择性地蚀刻，并且可以从在x方向上取得的侧表面被去除至一定深度。例如，牺牲层120可以通过上述的侧表面蚀刻工艺而具有向内凹陷的侧表面。参照图11f，可以在从其中去除牺牲层120的区域中形成内部间隔件层130。可以通过利用绝缘材料填充从其中去除牺牲层120的区域、并去除沉积在沟道结构140的外部区域中的绝缘材料，来形成内部间隔件层130。例如，可以由与栅极间隔件层164的材料相同的材料来形成内部间隔件层130。例如，内部间隔件层130可以包括sin、sicn、siocn、sibcn和sibn中的至少一种。参照图11g，可以在牺牲栅极结构170的两个侧区域上的凹陷区域rc中设置用于形成源/漏区150a的第三外延层151。可以通过seg工艺在第一沟道层至第三沟道层141、142和143的侧表面上形成第三外延层151，并且也可以在凹陷区域rc的底表面上的有源区105中形成第三外延层151。第三外延层151可以以比包括在后续处理中形成的第一外延层152和第二外延层154中的杂质的浓度更低的浓度包括杂质。然而，在如图2中示出的示例实施例中，可以不在示例实施例中执行形成第三外延层151的工艺。参照图11h，可以在凹陷区域rc中形成源/漏区150a的第一外延层152。第一外延层152可以通过从第三外延层151的外延生长而形成，并且可以通过原位掺杂工艺包括杂质。第一外延层152可以是sias层、sip层、sipc层、sic层、sipas层或sigep层。可以在第一沟道层至第三沟道层141、142和143的侧表面上形成第一外延层152的第一层152a，并且可以在凹陷区域rc的底表面上的第三外延层151上形成第二层152b。第一层152a可以被形成为具有外弯曲(例如，从第一沟道层至第三沟道层141、142和143的侧表面弯曲)的表面。例如，第二层152b可以被构造为在有源区105的位于凹陷区域rc的底表面上的表面上具有向上弯曲的表面。在图7和图9中示出的示例实施例中，可以在在上述工艺中控制第一外延层152的生长速度和生长厚度的同时执行该制造工艺。参照图11i，可以形成源/漏区150a的第二外延层154以填充凹陷区域rc。可以使用例如seg工艺从第一外延层152和有源区105生长第二外延层154，并且第二外延层154可以被构造为例如原位掺杂的半导体层(例如，sip层)。包括在第二外延层154中的磷(p)的浓度可以高于包括在第一外延层152中的砷(as)或磷(p)的浓度。第二外延层154可以与第一外延层152一起具有与椭圆相似的形式，第二外延层154的上表面可以被形成为平坦的。第二外延层154可以被形成为填充在z方向上向上和向下设置的第一外延层152之间的空间，并且可以被形成为填充位于凹陷区域rc在x方向上的两个侧表面上的第一外延层152之间的空间。在源/漏区150a中，可以外延生长第一外延层152、第二外延层154和第三外延层151。因此，在通过上述工艺形成的源/漏区150a中，第一外延层152、第二外延层154和第三外延层151之中的边界在显微镜图像中可能不明显。然而，由于第一外延层152、第二外延层154和第三外延层151的成分彼此不同，因此可以通过诸如透射电子显微镜能量分散x射线能谱(tem-edx)分析等的分析来将第一外延层152、第二外延层154和第三外延层151基本彼此区分隔开。参照图11j，可以形成层间绝缘层190，并且可以去除牺牲层120和牺牲栅极结构170。可以通过形成覆盖牺牲栅极结构170和源/漏区150a的绝缘膜并执行平坦化工艺来形成层间绝缘层190。可以相对于栅极间隔件层164、层间绝缘层190和沟道结构140选择性地去除牺牲层120和牺牲栅极结构170。可以通过去除牺牲栅极结构170来形成上间隙区域ur，并且可以通过去除通过上间隙区域ur暴露的牺牲层120来形成下间隙区域lr。例如，当牺牲层120包括硅锗(sige)且沟道结构140包括硅(si)时，可以通过执行使用过乙酸作为蚀刻剂的湿法蚀刻工艺选择性地去除牺牲层120。在去除处理期间，源/漏区150a可以由层间绝缘层190和内部间隔件层130保护。参照图11k，可以在上间隙区域ur和下间隙区域lr中设置栅极结构160。栅极介电层162可以被形成为共形地覆盖上间隙区域ur和下间隙区域lr的内表面。栅电极165可以被形成为完全填充上间隙区域ur和下间隙区域lr，并且可以将栅电极165从上间隙区域ur的上部去除至一定深度。可以在上间隙区域ur中的从其去除栅电极165的区域中形成栅极覆盖层166。因此，可以形成包括栅极介电层162、栅电极165、栅极间隔件层164和栅极覆盖层166的栅极结构160。返回参照图2，可以形成接触插塞180。可以通过使层间绝缘层190图案化来形成接触孔，并且可以通过使用导电材料填充接触孔来形成接触插塞180。接触孔的下表面可以凹陷到源/漏区150a中，或者可以具有沿源/漏区150a的上表面形成的挠曲部。在示例实施例中，接触插塞180的形状和位置可以改变。图12是示出根据示例实施例的包括半导体器件的电子装置的框图。参照图12，示例实施例中的电子装置1000可以包括通信器1010、输入部分1020、输出部分1030、存储器1040和处理器1050。通信器1010可以包括有线/无线通信模块，并且可以包括无线互联网模块、近场通信模块、gps模块、移动通信模块等。包括在通信器1010中的有线/无线通信模块可以基于各种通信标准连接到外部通信网络，并且可以发送和接收数据。输入部分1020可以是提供给用户以控制电子装置1000的操作的模块，并且可以包括机械开关、触摸屏、语音识别模块等。输入部分1020还可以包括使用轨迹球或激光指示器方法操作的鼠标或者手指鼠标装置，并且还可以包括用户可以通过其输入数据的各种传感器模块。输出部分1030可以以语音或图像的形式输出电子装置1000中处理的信息，并且存储器1040可以存储用于处理器1050的处理操作和控制操作的程序、数据等。处理器1050可以根据所需操作将命令字传输到存储器1040，并且可以存储或读取出数据。存储器1040可以嵌入电子装置1000中，或者可以使用单独的接口与处理器1050通信。当存储器1040使用单独的接口与处理器1050通信时，处理器1050可以将数据存储在存储器1040中，或者可以通过各种接口标准(诸如sd、sdhc、sdxc、microsd、usb等)从存储器1040读取出数据。处理器1050可以控制包括在电子装置1000中的每个部件的操作。处理器1050可以执行与语音呼叫、视频呼叫、数据通信等有关的控制操作或处理操作，或者可以执行与多媒体的再现和管理有关的控制操作或处理操作。处理器1050还可以处理通过输入部分1020从用户传输来的输入，并可以通过输出部分1030输出结果。另外，处理器1050可以将控制电子装置1000的操作所需的数据存储在存储器1040中，或者可以从存储器1040中读取出数据。处理器1050和存储器1040中的至少一个可以包括参照图1至图10c描述的在前述示例实施例中描述的半导体器件。图13是示出根据示例实施例的包括半导体器件的系统的图。参照图13，系统2000可以包括控制器2100、输入/输出装置2200、存储器2300和接口2400。系统2000可以是移动系统，或者可以是发送或接收信息的系统。该移动系统可以被实施为pda、便携式计算机、网络平板机(webtablet)、无线电话、移动电话、数字音乐播放器或存储卡。控制器2100可以执行程序，并且可以控制系统2000。控制器2100可以被实施为微处理器、数字信号处理器、微控制器或其它相似装置。输入/输出装置2200可以用来输入和输出系统2000的数据。系统2000可以使用输入/输出装置2200连接到外部装置(诸如个人计算机或网络)，并且可以与外部装置交换数据。输入/输出装置2200可以被实施为键区、键盘或显示器。存储器2300可以存储用于操作控制器2100的代码和/或数据，并且/或者可以存储控制器2100中处理的数据。接口2400可以是系统2000与外部装置之间的数据传输路径。控制器2100、输入/输出装置2200、存储器2300和接口2400可以通过总线2500彼此通信。控制器2100和存储器2300中的至少一个可以包括参照图1至图10c描述的前述示例实施例中描述的半导体器件。根据前述示例实施例，通过控制源/漏区的结构，可以提供具有改善的电学性质的半导体器件。如上所述，示例实施例可以提供具有改善的电学性质的半导体器件。在此已经公开了示例实施例，尽管采用了特定术语，但是仅以一般的和描述性的含义而不是出于限制的目的来使用和解释该特定术语。在一些情况下，如到提交本申请时为止对于本领域普通技术人员而言将显而易见的那样，除非另外特别说明，否则结合具体实施例描述的特征、特性和/或元件可单独使用，或者可与结合其它实施例描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。当前第1页12当前第1页12