堆叠式的芯片、制造方法、图像传感器和电子设备与流程

本申请涉及半导体芯片领域，并且更为具体地，涉及一种堆叠式的芯片、制造方法、图像传感器和电子设备。

背景技术：

随着半导体和集成电路技术的发展，芯片的器件类型越来越丰富，集成度越来越高，在二维平面上，随着半导体工艺发展到某个极致程度，无法进一步提高芯片的性能，因此，目前业内提出了一种三维堆叠的概念，将芯片从二维扩展到三维，即将不同功能的芯片模块上下堆叠在一起进行封装，从而提高芯片的整体性能和良率。

在一种实现方式中，上层晶片(die)和下层晶片通过晶圆级键合工艺(wafer-levelbondingprocess)，以晶圆(wafer)到晶圆的方式堆叠至一起，以形成堆叠式的三维芯片。为了满足堆叠的工艺要求，上层晶片和下层晶片具有相同的晶片尺寸，上层晶圆上上层晶片的数量与下层晶圆上晶片的数量相等，但当上层晶片和下层晶片不是同一类型的晶片时，该堆叠方式会造成晶圆面积的浪费，增加堆叠式芯片的制造成本。

因此，何如降低堆叠式芯片的制造成本，是一项亟待解决的问题。

技术实现要素：

本申请实施例提供了一种堆叠式的芯片、制造方法、图像传感器和电子设备，能够降低堆叠式芯片的制造成本。

第一方面，提供了一种堆叠式的芯片，包括：载体单元，其中设置有第一容置结构，该第一容置结构为凹槽或通孔；第一晶片，设置于该第一容置结构中；再布线层，设置于该第一晶片上方；第一焊盘，设置于该再布线层上方，该第一焊盘通过该再布线层与该第一晶片电连接；第二晶片，堆叠于该载体单元和该第一晶片的上方，该第二晶片包括第二焊盘，该第二焊盘与该第一焊盘电连接，其中，该第二晶片的表面面积大于该第一晶片的表面面积。

在本申请实施例中，通过载体单元中第一容置结构为第一晶片提供支撑和稳定，实现将大面积的第二晶片堆叠在小面积的第一晶片上，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。此外，第一晶片不是以晶圆的方式与第二晶片进行键合，而是单颗的放入载体单元的第一凹槽中，可以在对第一晶片和第二晶片堆叠前，对第一晶片和第二晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。此外，不同于晶圆级的键合方式，本申请中的方案，将单颗的第二晶片与载体单元中的第一晶片堆叠，不需要将堆叠的两个晶圆上所有的芯片进行对准，能够降低工艺的复杂度，从而提高芯片的制造效率。

在一种可能的实施方式中，该第二晶片的表面面积小于该载体单元的表面面积。

在一种可能的实施方式中，该芯片还包括：特定焊盘，设置于该再布线层上方，该特定焊盘通过该再布线层与该第一晶片电连接；该特定焊盘用于通过引线与该芯片所在的装置中的电路板连接。

在一种可能的实施方式中，该特定焊盘位于该第二晶片在垂直方向的投影之外。

在一种可能的实施方式中，该堆叠式的芯片为图像传感芯片；该第二晶片为像素晶片，该像素晶片包括像素阵列，用于接收光信号并转换为电信号；该第一晶片为逻辑晶片，该逻辑晶片包括信号处理电路，用于处理该电信号。

在一种可能的实施方式中，该第二晶片还包括衬底、第一介质层以及第二金属线路层；该像素阵列形成于该衬底中，该第一介质层设置在该衬底的表面，该第二金属线路层形成于该第一介质层中；该第二金属线路层电连接于该像素阵列，且该第二金属线路层中设置有该第二焊盘。

在一种可能的实施方式中，该第二焊盘设置于该像素阵列在该第二金属线路层所在平面的投影之外，该第一焊盘位于该第二焊盘的正上方。

在一种可能的实施方式中，该第二晶片为背照式结构，该像素阵列靠近于该衬底的下表面，且该第一介质层设置在该衬底的下表面。

在一种可能的实施方式中，该第二金属线路层与该第一介质层的下表面之间设置有开孔以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该第二晶片还包括第二介质层，该第二介质层设置于该第一介质层下表面的非开孔区域，该第二金属线路层与该第一介质层的下表面之间设置有开孔以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该第二晶片还包括第二介质层，该第二介质层覆盖该第一介质层的下表面，该第二金属线路层与该第二介质层的下表面之间设置有开孔以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该第二晶片为正照式结构，该像素阵列靠近于该衬底的上表面，且该第一介质层设置在该衬底的上表面；该第二金属线路层与该衬底的下表面之间设置有开孔以形成该第二焊盘。

在一种可能的实施方式中，该第二焊盘下方设置有凸块底层金属化层，或者设置有通孔互连结构，该凸块底层金属化层或者该通孔互连结构下方设置有焊球。

在一种可能的实施方式中，该第二晶片还包括：光学组件，设置在该像素阵列上方，该光学组件包括滤光层和/或微透镜阵列。

在一种可能的实施方式中，该第二晶片还包括透明盖板，该透明盖板设置在该光学元件上方，其中，该透明盖板与该光学元件之间为空气或者透明介质层。

在一种可能的实施方式中，该芯片还包括：第三介质层和第四介质层，该第三介质层设置在该再布线层与该载体单元之间，用于形成导电通道连接该再布线层与该第一晶片的第一金属线路层；该第四介质层设置在该第一焊盘与该再布线层之间，用于形成导电通道连接该再布线层与该第一焊盘。

在一种可能的实施方式中，该芯片还包括第一导热金属层，该第一导热金属层设置在该第四介质层的上表面，该第一导热金属层与该第一焊盘位于同一水平面上。

在一种可能的实施方式中，若该第一容置结构为凹槽，该芯片还包括：第二导热金属层，设置在该第一容置结构的底部，该第一晶片设置于该第二导热金属层上，该第二导热金属层通过至少一个导热金属结构连接至该载体单元的下表面。

在一种可能的实施方式中，该载体单元的下表面还设置有第三导热金属层，该第三导热金属层与该至少一个导热金属结构连接。

在一种可能的实施方式中，该载体单元中还设置有第二容置结构，该第二容置结构为凹槽或通孔；该芯片还包括：第三晶片，设置于该第二容置结构中；该第二晶片，堆叠于该载体单元、该第一晶片和该第三晶片的上方，该第二晶片通过其下表面的第二焊盘与该第一焊盘电连接，且该第二晶片的表面面积大于该第一晶片与该第三晶片的表面面积之和。

在一种可能的实施方式中，该再布线层设置于该第一晶片和该第三晶片的上方，该第三晶片通过该再布线层与该第一晶片电连接。

在一种可能的实施方式中，该芯片还包括第三焊盘，设置于该再布线层上方，该第三焊盘通过该再布线层与该第三晶片电连接；该第二晶片还包括第四焊盘，该第四焊盘与该第三焊盘电连接。

在一种可能的实施方式中，该第三晶片为图像传感芯片中的内存晶片，该内存晶片包括存储电路，用于存储该第一晶片和/或该第二晶片产生的电信号。

在一种可能的实施方式中，该第三晶片为伪芯片，用于平衡该芯片加工过程中的机械应力。

在一种可能的实施方式中，该载体单元为衬底、塑封料、封装基板中的任意一种，其中，该衬底的材料为硅、玻璃、陶瓷中的任意一种。

第二方面，提供了一种堆叠式芯片的制造方法，包括：从第一晶圆上分割出多个第一晶片；将该多个第一晶片封装在载体中，在该多个第一晶片上方制备再布线层；在该再布线层上方制备第一焊盘，该第一焊盘通过该再布线层与该第一目标晶片电连接；在第二晶圆上制备多个第二晶片，并从该第二晶圆上分割出该多个第二晶片中的第二目标晶片，该第二目标晶片包括第二焊盘；将该第二目标晶片堆叠于该第一目标晶片上方，焊接该第一焊盘与该第二焊盘，以电连接该第一目标晶片和该第二目标晶片；将电连接后的该第一目标晶片与该第二目标晶片的整体进行切割，以得到一个堆叠式芯片，其中，该第二目标晶片的表面面积大于该第一目标晶片的表面面积。

在一种可能的实施方式中，该制造方法还包括：在该再布线层上方制备特定焊盘，该特定焊盘通过该再布线层与该第一目标晶片电连接；该特定焊盘用于通过引线与该芯片所在的装置中的电路板连接。

在一种可能的实施方式中，该载体为衬底晶圆，该将该多个第一晶片封装在载体中，包括：在衬底晶圆上制作多个第一容置结构，该第一容置结构为凹槽或通孔；将该多个第一晶片固定在该多个第一容置结构中，该多个第一晶片的上表面不高于该衬底晶圆的上表面；在固定有该多个第一晶片的该衬底晶圆上方制备该再布线层。

在一种可能的实施方式中，该载体为塑封料，该将该多个第一晶片封装在载体中，包括：将该多个第一晶片封装在该塑封料中，其中，该多个第一晶片的上表面与空气接触，且该多个第一晶片的上表面不高于该塑封料的上表面；在封装有该多个第一晶片的该塑封料上方制备该再布线层。

在一种可能的实施方式中，该载体为封装基板，该将该多个第一晶片封装在载体中，包括：将该多个第一晶片封装在该封装基板内部；在该封装基板中制备该再布线层，其中，该再布线层包括多层水平设置的金属线路层以及多个垂直设置的互连结构。

在一种可能的实施方式中，该堆叠式芯片为图像传感芯片，该第二目标晶片为像素晶片，该第二目标晶片包括像素阵列，用于接收光信号并转换为电信号；该第一目标晶片为逻辑晶片，该第一目标晶片包括信号处理电路，用于处理该电信号。

在一种可能的实施方式中，该在第二晶圆上制备第二目标晶片，包括：在该第二晶圆中制备该第二目标晶片的像素阵列，并在该第二晶圆的表面制备第一介质层和第二金属线路层，其中，该第二金属线路层形成于该第一介质层中，且该第二金属线路层电连接于该像素阵列；制备该第二焊盘，该第二焊盘形成于该第二金属线路层中；在该第二焊盘下方制备电连接装置。

在一种可能的实施方式中，该第二焊盘形成于该像素阵列在其垂直方向的投影之外。

在一种可能的实施方式中，该第二目标晶片为背照式结构，该在该第二晶圆中制备该第二目标晶片的像素阵列，并在该第二晶圆的表面制备第一介质层和第二金属线路层，包括：在该第二晶圆的下部制备该像素阵列，该像素阵列靠近于该第二晶圆的下表面；在该第二晶圆的下表面制备该第一介质层和该第二金属线路层。

在一种可能的实施方式中，该方法还包括：采用晶圆键合工艺键合将该第二晶圆键合在衬底晶圆上；对该第二晶圆的上表面进行减薄处理，其中，该像素阵列接近于减薄处理后的该第二晶圆的上表面。

在一种可能的实施方式中，该方法还包括：在该像素阵列的上方设置透明盖板作为支撑结构，对该衬底晶圆的下表面进行减薄处理至该第二金属线路层接近于该衬底晶圆的下表面。

在一种可能的实施方式中，该制备该第二焊盘，包括：对该衬底晶圆的下表面进行刻蚀处理形成开孔，该开孔连接该第二金属线路层，以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该方法还包括：在该像素阵列的上方设置透明盖板作为支撑结构，对该衬底晶圆的下表面进行减薄处理至完全去除该衬底晶圆。

在一种可能的实施方式中，该制备该第二焊盘，包括：对该第一介质层的下表面进行刻蚀处理形成开孔，该开孔连接该第二金属线路层，以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该第二目标晶片为正照式结构，该在该第二晶圆中制备该第二目标晶片的像素阵列，并在该第二晶圆的表面制备第一介质层和第二金属线路层，包括：在该第二晶圆的上部制备该像素阵列，该像素阵列靠近于该第二晶圆的上表面；在该第二晶圆的上表面制备该第一介质层和该第二金属线路层。

在一种可能的实施方式中，该制备该第二焊盘，包括：对该第二晶圆的下表面进行刻蚀处理形成开孔，该开孔连接该第二金属线路层，以在该第二金属线路层中形成该第二焊盘。

在一种可能的实施方式中，该在该第二焊盘下方制备电连接装置，包括：在该第二焊盘下方制备凸块底层金属化层或者通孔互连结构，在该凸块底层金属化层或者通孔连接结构下方制备焊球。

在一种可能的实施方式中，该在该第二晶圆中制备该第二目标晶片的像素阵列之后，该方法还包括：在该像素阵列上方制备光学组件，该光学组件包括：滤光层和/或微透镜阵列。

在一种可能的实施方式中，该制造方法还包括：从第三晶圆上分割出多个第三晶片；将该多个第三晶片与该多个第一晶片一起封装在该载体中，该再布线层与该多个第三晶片中的第三目标晶片电连接；将该第一目标晶片、该第二目标晶片和该第三目标晶片的整体进行切割，以得到一个堆叠式芯片；其中，该第二目标晶片的表面面积大于该第一目标晶片和该第三目标晶片的表面面积之和。

在一种可能的实施方式中，该第三晶片通过该再布线层与该第一晶片电连接。

在一种可能的实施方式中，该制造方法还包括：在该再布线层上方制备第三焊盘，该第三焊盘通过该再布线层与该第三目标晶片电连接；焊接该第三焊盘与该第二晶片的第四焊盘，以电连接该第三目标晶片和该第二目标晶片。

在一种可能的实施方式中，该第三目标晶片为图像传感芯片中的内存晶片，该内存晶片包括存储电路，用于存储该第一目标晶片和/或该第二目标晶片产生的电信号。

在一种可能的实施方式中，该第三目标晶片为伪芯片，用于平衡该芯片加工过程中的机械应力。

第三方面，提供了一种图像传感器，包括：如第一方面或第一方面的任一可能的实现方式中的堆叠式的芯片。

第四方面，提供了一种电子设备，包括：如第一方面或第一方面的任一可能的实现方式中的堆叠式的芯片。

通过在图像传感器或者电子设备中设置上述堆叠式的芯片，通过降低该芯片的制造成本，从而降低图像传感器或者电子设备的整体制造成本。

附图说明

图1至图3是根据本申请实施例的三种互补金属氧化物半导体图像传感芯片的结构示意图。

图4是根据本申请实施例的像素晶圆上多个像素晶片的示意性分布图。

图5是根据本申请实施例的逻辑晶圆上多个逻辑晶片的示意性分布图。

图6是根据本申请实施例的一种堆叠式芯片的分体结构示意图。

图7至图9是根据本申请实施例的载体单元、第一晶片以及再布线层的三种截面示意图。

图10是根据本申请实施例的一种第二晶片的俯视示意图。

图11至图14是根据本申请实施例的第二晶片的四种截面示意图。

图15至图18是根据本申请实施例的载体单元、第一晶片以及再布线层的另四种截面示意图。

图19是根据本申请实施例的一种堆叠式芯片的结构示意图。

图20是根据本申请实施例的另一堆叠式芯片的分体结构示意图。

图21至图23是根据本申请实施例的载体单元、第一晶片以及再布线层的另三种截面示意图。

图24是根据本申请实施例的另一堆叠式芯片的结构示意图。

图25是根据本申请实施例的一种堆叠式芯片的制造方法的示意性流程框图。

图26是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。

图27至图32是根据本申请实施例的多个工艺步骤后的部分晶圆截面图。

图33是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。

图34至图37是根据本申请实施例的多个工艺步骤后的部分晶圆截面图。

图38是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。

图39是根据本申请实施例的另一堆叠式芯片的制造方法的示意性流程框图。

图40是根据本申请实施的一种图像传感器的示意性结构框图。

图41是根据本申请实施的一种电子设备的示意性结构框图。

具体实施方式

下面将结合附图，对本申请实施例中的技术方案进行描述。

应理解，本文中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。

还应理解，在本申请的各种实施例中，各过程的序号的大小并不意味着执行顺序的先后，各过程的执行顺序应以其功能和内在逻辑确定，而不应对本申请实施例的实施过程构成任何限定。

还应理解，本说明书中描述的各种实施方式，既可以单独实施，也可以组合实施，本申请实施例对此并不限定。

本申请实施例的技术方案可以应用于各种芯片，例如存储芯片，处理芯片，传感器芯片等等，本申请实施例对此并不限定。

可选地，本申请实施例的技术方案可以应用于各种图像传感芯片，例如生物特征识别图像传感器或者拍摄装置中的图像传感器，但本申请实施例对此并不限定。

作为一种常见的应用场景，本申请实施例提供的芯片可以应用在智能手机、相机、平板电脑等移动终端中或者服务器、超算设备等其它电子设备中。

图1至图3示出了三种互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)图像传感芯片10的结构示意图，该cmos图像传感芯片为可将光学图像转换为数字信号的传感器芯片，广泛应用于数码产品、移动终端、安防监控以及科研工业等各个领域。作为一种常见的应用场景，本申请实施例提供的图像传感芯片10可以应用在电子设备的拍摄装置中，例如，手机的前置或者后置摄像头中。

图1示出了一种传统的图像传感芯片10的示意性结构图。如图1所示，图像传感芯片10在单颗晶片100上制造形成，该图像传感器10在晶片100上可大致分为两块区域：像素阵列区110和处理电路区120。其中，像素阵列区110包括多个cmos像素单元组成的像素阵列，用于接收光信号并将光信号转换为对应的电信号。图像传感器10中的像素阵列区110中的像素总数是衡量图像传感器的主要技术指标之一，决定了图像传感器的感光性能，分辨率等多个因素，因此，一般占用的面积较大，可选地，该像素阵列区110占据整个晶片100的70％以上面积。在像素阵列区110中，每一个像素单元由一个光电二极管(photo-diode，pd)和一个或多个cmos开关管组成，因此像素阵列区110的器件类型少，电路结构相对简单，器件工艺要求相对较低，例如，采用65nm工艺即可满足像素阵列区的设计要求。

此外，处理电路区120可以包括控制像素阵列的控制电路、处理像素阵列产生的电信号的信号处理电路、模数转换电路以及数字处理电路等功能电路，用于配合像素阵列进行工作以产生数字图像信号。该处理电路区120在整个晶片100上占据的面积较小，但在这些功能电路中，例如数字处理电路，由于需要实现较复杂的功能，电路结构相对复杂，器件类型多且集成度高，因此工艺要求相对较高，例如，需要采用45nm及以下的工艺才能满足功能电路的设计要求，这些工艺的加工成本更高。

图2示出了一种堆叠式图像传感芯片10的示意性结构图。如图2所示，图像传感芯片10由上、下两颗晶片堆叠形成，像素阵列区110位于第一晶片101上，用于获取光信号并转换为电信号。在第二晶片102上包含了由大量模拟和数字电路组成的处理电路区120，包括信号处理电路和控制电路，该信号处理电路用于进行电信号的处理，该控制电路用于控制像素阵列中的像素工作。可选地，可以将第一晶片101称为像素晶片(pixeldie)，其所对应的晶圆称为像素晶圆(pixelwafer)；而将第二晶片102称为逻辑晶片(logicdie)，其所对应的晶圆称为逻辑晶圆(logicwafer)或者图像信号处理晶圆(imagesignalprocessingwafer,ispwafer)。其中，像素晶片和逻辑晶片的形状大小完全相同，在堆叠过程中，像素晶片与逻辑晶片在垂直方向上完全重合。

图3示出了另一种堆叠式图像传感芯片10的示意性结构图。如图3所示，图像传感芯片10由三层晶片堆叠形成，由上至下分别为像素晶片101、内存晶片103以及逻辑晶片102。该三种晶片的形状大小完全相同，在堆叠过程中，像素晶片101、逻辑晶片102以及内存晶片103在垂直方向上完全重合。其中，内存晶片103上包含存储电路130，用于存储像素阵列和/或处理电路产生的电信号。可选地，存储电路的电路结构也相对复杂，集成度高，线宽线距较小，因此同样需要较高的工艺进行制造。

可选地，该存储电路可以为动态随机存取存储器(dynamicrandomaccessmemory，dram)电路。应理解，该存储电路还可以为其它类型的存储电路，例如其它随机存储(randomaccessmemory，ram)器电路或者只读存储器电路(readonlymemory，rom)电路，本申请实施例对此不做任何限定。

相比于图1中的非堆叠式结构，图2和图3中的堆叠式图像传感器具有三大优势：一是像素阵列区与处理电路区不会互相抢占空间，因此可以放入更多的像素，提高图像传感器的感光性能，分辨率等等。二是逻辑晶圆可以采用更加先进的工艺节点制作，带来晶体管密度和算力的提升，从而使得堆叠式图像传感芯片能提供更多的功能，例如硬件高动态范围成像(highdynamicrangeimaging，hdr)，慢动作拍摄等。三是可以将存储功能集成在图像传感器中，从而实现更快的数据读取速度。因此，堆叠式图像传感器目前在高端的图像传感器中占据主导地位。

以上结合图1至图3，以传统非堆叠式图像传感芯片与堆叠式图像传感芯片为例，对比了两者的结构与性能差异，应理解，其他领域中的芯片，例如存储器芯片、处理器芯片等等也可以采用传统的非堆叠式结构以及堆叠式结构，采用堆叠式结构的存储器芯片与处理器芯片等等与非堆叠式结构相比，同样具有其各自的优点，例如具有更大的存储空间，更快的处理速度以及更小的体积等等。

但是目前，通过晶圆级键合工艺，以晶圆到晶圆(wafertowafer，w2w)的方式将两层晶圆堆叠至一起时，两层晶圆上多个晶片(die)一一对应，且两层晶圆中对应的晶片大小相同，采用该方式便于工艺进行晶片对准，贴合精度高。但当两层晶圆上的电路的结构与功能不同时，对应的两个相同面积的晶片上，生长的电路面积不同，从而使得两层晶圆中某一层晶圆的面积没有得到充分利用，增加了制造成本。且在晶圆键合工艺中，可能将一个晶圆上坏的芯片强制键合至另一个晶圆上好的芯片上，从而影响良率，也会造成制造成本的增加。

例如，如图4所示，像素晶圆11上制备有多个像素晶片101，每个像素晶片上均包括像素阵列区110，该像素晶片101中的大部分区域均被像素阵列区110占据。如图5所示，逻辑晶圆12与像素晶圆11的形状大小完全相同，在该逻辑晶圆12上制备有多个逻辑晶片102。该多个逻辑晶片102大小相同且与多个像素晶片101一一对应，当像素晶圆11与逻辑晶圆12进行晶圆级键合时，通过晶圆四周的标记进行对准，像素晶圆11堆叠在逻辑晶圆12上方，两者在垂直方向上完全重合，像素晶圆11中的每个像素晶片分别与逻辑晶圆12中的一个逻辑晶片对准，从而一个像素晶片对准键合在一个逻辑晶片上方。每个逻辑晶片102上均包括处理电路区120。该逻辑晶片102中仅部分区域被处理电路区120占据。因此，逻辑晶圆102上部分空间被浪费。且像素晶圆11以及逻辑晶圆上12上部分失效或者故障的芯片可能会强制键合在良好的芯片上，导致键合后芯片故障，影响整体的良率。

类似地，若堆叠式的图像传感芯片包括内存晶片，内存晶片对应的晶圆为内存晶圆，该内存晶圆上晶片的分布与图2中逻辑晶圆12上逻辑晶片的分布类似，内存晶圆与像素晶圆以及逻辑晶圆的形状大小完全相同，晶圆键合时，内存晶圆堆叠在逻辑晶圆的上方，像素晶圆堆叠在内存晶圆的上方，三者在垂直方向上完全重合，且像素晶圆中的一个像素晶片、内存晶圆中的一个内存晶片以及逻辑晶圆中的一个逻辑晶片一一对应。内存晶片上同样仅有部分区域被存储电路占据，造成内存晶圆上的部分空间被浪费，故障的内存芯片经过强制键合后影响整体良率，且三层晶圆的键合也会增加制造成本，例如现有技术中通常是将三层面积相同的晶圆通过两次晶圆级键合进行堆叠，这样就会增加一次键合的工艺，进而会进一步增加芯片的制作工艺和制作成本。

基于上述问题，本申请提出了一种堆叠式芯片结构，通过充分利用晶圆的大小，制备更多的晶片，并对不同大小的晶片进行电连接，从而在实现堆叠式芯片的同时，降低单颗晶片的成本，从而降低堆叠式芯片的整体制造成本。

图6示出了本申请实施例的一种堆叠式芯片的分体结构示意图。

如图6所示，该堆叠式芯片20包括：

载体单元200，其中设置有第一容置结构201，该第一容置结构为凹槽或者通孔；

第一晶片210，设置于该第一容置结构201中；

第二晶片220，堆叠于该第一晶片210和载体单元200的上方，该第二晶片220的表面面积大于该第一晶片210的表面面积。

具体地，该第一晶片210和第二晶片220为片状结构，因此，厚度较小。该第一晶片210的表面面积为第一晶片210的上表面面积或者下表面面积，通常而言，第一晶片210的上表面面积与下表面面积相等。同样的，第二晶片220的表面面积也为第一晶片210的上表面面积或者下表面面积。

由于第二晶片220的表面面积大于第一晶片210的表面面积，当需要将第二晶片220堆叠在第一晶片210上方时，需要一个支撑结构，例如本申请实施例中，在较大面积的载体单元200中设置第一容置结构201以容纳第一晶片210，并为第一晶片210和第二晶片220提供支撑，因此，第二晶片220堆叠在第一晶片210上方时，第二晶片220也堆叠在载体单元200的上方。

可选地，在本申请实施例中，载体单元200为衬底、塑封料、塑封基板、电路板中的任意一种，其厚度大于上述第一晶片210。

可选地，第一晶片210可以完全位于载体单元200的内部，第一晶片210的上表面不高于载体单元200的上表面。

具体地，若第一容置结构201为凹槽，在一种实施方式中，该第一容置结构201可以位于载体单元200的内部，即凹槽和第一晶片210完全设置于载体单元200的内部，第一晶片210低于载体单元200的上表面。在另一种实施方式中，该第一容置结构201还可以位于载体单元200的上表面，此时，第一晶片210的上表面可以与载体单元200的上表面位于同一水平面上，当然，若第一容置结构201的高度大于第一晶片210的厚度，则第一晶片210的上表面也可以低于载体单元200的。

若第一容置结构201为通孔，第一晶片210设置于该通孔中，该第一晶片210的四个侧面与通孔孔壁固定连接，可选地，若载体单元200为塑封料，则第一晶片210直接固定在该载体单元200的通孔中，若载体单元200为塑封基板、电路板或者衬底，则第一晶片210可以通过胶层或者其它固定装置固定连接在通孔中。可选地，此时，第一晶片210的上表面不高于载体单元200的上表面，且第一晶片210的下表面不低于载体单元200的下表面。

在第一容置结构201为通孔的情况下，第一晶片210的下表面与空气接触，有利于第一晶片210的散热，能够提高第一晶片210和整个堆叠式芯片20的可靠性和整体性能。

下文以第一容置结构201为凹槽为例，说明堆叠式芯片20的整体结构，除了特殊说明以外，第一容置结构201为通孔的情况可以参见下文的说明。下文中，若第一容置结构201为凹槽，该第一容置结构201也写为第一凹槽201，若第一容置结构201为通孔，该第一容置结构201也写为第一通孔201。

可选地，载体单元200中的第一凹槽201或者第一通孔201的形状大小可以与第一晶片210的形状大小相同或者略大于该第一晶片210，其中，第一通孔201可以为方形通孔，第一凹槽201可以为方形凹槽。换言之，载体单元200中的第一凹槽201的截面面积可以与第一晶片210的表面面积相同或者略大于该第一晶片210。例如，该第一晶片210为薄片结构，该第一凹槽201的深度与该第一晶片210的厚度相同或者略大于该第一晶片210的厚度，该第一凹槽201的长度和宽度也分别略大于该第一晶片210的长度和宽度，使得第一凹槽201可以完全将该第一晶片210容纳其中。可选地，该第一凹槽201的长宽深分别比第一晶片210的长宽高大25μm，或者其它任意数值，本申请实施例对此不做限定。

在本申请实施例中，第一晶片210的表面面积小于第二晶片220的表面面积，无法直接将第一晶片210的输入输出(inputoutput，io)端口与第二晶片220的io端口进行电连接，需要将第一晶片210的io端口进行扇出(fan-out)封装，或者通过其它的技术手段将第一晶片210的io端口进行重新布局。

可选地，第一晶片210上方设置有再布线层(re-distributionlayer，rdl)214，该再布线层214用于连接第一晶片210输入输出端口，并对第一晶片210的io端口进行重新布局，能够提高晶片之间互联的可靠性。

图7至图9示出了载体单元200、第一晶片210以及再布线层214的三种截面示意图。

如图7所示，载体单元200可以为衬底该衬底中设置第一凹槽201(图中未示出)，第一晶片210设置于该第一凹槽201中。该第一晶片210通过第一胶层211在第一凹槽201的底部，以将第一晶片210稳定固定于第一凹槽中201。该胶层包括但不限于晶片粘结膜(dieattachfilm，daf)。

可选地，在一种实施方式中，当该第一胶层211的厚度为d1，第一晶片210的高度为d2，第一晶片210和第一胶层211的厚度之和d1+d2小于等于第一凹槽201的深度d0，换言之，第一晶片210的上表面不高载体单元的上表面。可选地，该d1+d2与d0之差可以在2～5μm之间，也可以为其它数值，本申请实施例对此不做限定。

当然，除了上述实施方式外，第一晶片210的上表面也可以高于载体单元的上表面，本申请实施例对此不做限定。

可选地，该第一晶片210与第一凹槽201之间的空隙可以填充有介质层212，以将第一晶片210进一步稳定的固定在第一凹槽201中。该介质层212包括但不限于是高分子有机材料，例如干膜(dryfilm)材料或者其它流动性较好的高分子材料，也可以是cvd工艺或者涂覆工艺填充的无机材料，例如氧化硅，含硅玻璃等等。在本申请实施例中，该介质层212可以为一种可以光刻的干膜材料，在真空及加热的条件下可以无空洞的填充与第一晶片210与第一凹槽201之间，且采用可以光刻的材料作为介质层，在对第一凹槽与第一晶片之间的空隙进行填充固定的同时，还可以便于工艺加工，节省芯片的制造时间。

可选地，如图7所示，第一晶片210中包括第一金属线路层213，该第一金属线路层213位于第一晶片210的表面，具体为第一晶片210的io端口，用于与其他电学元器件，例如与第二晶片220进行电连接。此外，上述介质层212还可以覆盖于该载体单元200的上表面以及第一晶片210上表面中除第一金属线路层213外的部分区域。

在本申请实施例中，衬底可以为硅、玻璃、陶瓷或者其它任意材料，本申请实施例对此不做限定。在一种可能的实施方式中，该载体单元200为单晶硅。

如图8所示，载体单元200可以为塑封料，则其具体可以为环氧树脂模塑料(epoxymoldingcompound，emc)，当然，该塑封料还可为现有技术中其它用于晶片封装的有机或者无机材料，本申请实施例对此也不做具体限定。

在本申请实施例中，第一晶片210被塑封料包裹并固定，不需要额外的填充材料或者胶层对第一晶片210进行固定。可选地，在一些实施方式中，第一晶片210的上表面没有被塑封料包裹，而其它的五个平面被塑封料。在另一些实施方式中，第一晶片210的上表面和下表面没有被塑封料包裹，其余的四个表面被塑封料包裹。

如图7和图8所示，再布线层214设置在载体单元200和第一晶片210的上方，该再布线层214中包括金属走线层，其与第一晶片210表面的第一金属线路层213接触，形成二者的电连接关系。一般而言，再布线层通常包括金属走线层以及该金属走线层上方或者下方的绝缘介质层，在本申请实施例的图7与图8中，仅示出了该再布线层214中的金属走线层，应理解，该金属走线层的上方或者下方也可以进一步设置有绝缘介质层。

还应理解，图7和图8中仅示出了再布线层214仅包括一层金属走线层的情况，该堆叠式芯片的再布线层214中还可以包括多层金属走线层。若该再布线层214包括多层金属走线层，多层金属走线层之间形成有绝缘介质层，且多层金属走线层之间可以相互形成电连接，该多层金属走线层中的位于最下方的一层金属走线层可以与图7中的再布线层214中的金属走线层相同。

如图9所示，载体单元200还可以为电路板，该电路板由绝缘材料制成，其中设置有多层金属层，该多层金属层可以为铜金属或者其它金属材料，用于传导电信号，该多层金属层之间可以通过互连结构进行连接，以实现多层金属层之间的电信号传递。

在本申请实施例中，第一晶片210可以完全设置于电路板内部，其六个表面均被电路板的绝缘材料包裹，至少一层金属层通过互连结构连接至第一晶片210的io端口(第一金属线路层)，实现对第一晶片210的io端口的重布局。

由于电路板内的多层金属层以及互连结构实现了上述第一晶片210的io端口重布局的功能，在本申请实施例中，也将电路板内的多层金属层以及互连结构称为再布线层214。与图7和图8中的再布线层的区别在于，图9中的再布线层在载体单元，即电路板的内部形成，而图7和图8中的再布线层在载体单元，即衬底或者塑封料的上表面形成。

可选地，载体单元200可以为印刷电路板(printedcircuitboard，pcb)，或者封装基板(packagesubstrate，sub)，本申请实施例对电路板或者封装基板的类型不做具体限定。

应理解，上述图7至图9仅示例性的示出了几种通过再布线层214对第一晶片210的端口进行重布局的示意图，本领域技术人员还可以采用现有技术中任意一种可以将芯片端口进行重布局的封装方式，本申请实施例对此不做具体限定。

在本申请实施例中，通过载体单元中第一容置结构为第一晶片提供支撑和稳定，实现将大面积的第二晶片堆叠在小面积的第一晶片上，从而可以在实现堆叠芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的第一晶片，降低单颗第一晶片的成本，从而降低整体的制造成本。此外，第一晶片不是以晶圆的方式与第二晶片进行键合，而是单颗的放入载体单元的第一凹槽中，可以在对第一晶片和第二晶片堆叠前，对第一晶片和第二晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。

在本申请实施例中，不同于晶圆级的键合方式，本申请实施例的方案，将单颗的第二晶片与载体单元中的第一晶片堆叠，不需要将堆叠的两个晶圆上所有的芯片进行对准，能够降低工艺的复杂度，从而提高芯片的制造效率。

可选地，上述第一晶片210和第二晶片220用于实现不同的电路功能，在一种可能的实施方式中，该堆叠式芯片20为一种图像传感芯片，第一晶片210可以为上述图1中的像素晶片101，第二晶片220可以为上述图1中的逻辑晶片102或者内存晶片103。若该第二晶片220为逻辑晶片，则该第二晶片上包含了由大量模拟和数字电路组成的处理电路区120，包括信号处理电路和控制电路，该信号处理电路用于进行电信号的处理，该控制电路用于控制像素阵列中的像素工作。

可选地，若该堆叠式芯片20为处理器芯片，第一晶片210可以为中央处理器(centralprocessingunit，cpu)晶片，第二晶片220可以为图像处理器(graphicsprocessingunit，gpu)晶片，或者其它控制处理晶片。

在另一种可能的实施方式中，堆叠式芯片20可以为一种存储芯片，其中第一晶片210为逻辑晶片，该逻辑晶片包括存储芯片中的处理电路，用于对信号进行控制并处理。第二晶片220为存储晶片，包括存储电路，其用于进行数据存储，可选地，在本申请实施例中，载体单元200和第一晶片210上方可以堆叠有多个第二晶片，即逻辑晶片上方堆叠有多个存储晶片，以实现存储芯片更大的存储空间。

应理解，该堆叠式芯片20还可以为多种不同领域中的芯片，其中的第一晶片和第二晶片为实现对应电路功能的功能芯片，且第一晶片和第二晶片的电路功能不同。

可选地，在本申请中，上述载体单元200可以为一个载体的单位局部区域，该载体可以划分为多个载体单元，该载体可以为衬底晶圆、塑封料或者电路板，其中，该载体设置多个第一晶片，在载体上方或者载体内部形成再布线层，以对多个第一晶片的io端口进行重布局。

具体地，若载体为衬底晶圆，则在该衬底晶圆上通过光刻等工艺制备多个第一容置结构201，并在多个第一容置结构中一一放置多个第一晶片；若载体为塑封料，则将多个第一晶片210同时进行封装，包裹于塑封料中；若载体为电路板，则将多个第一晶片210封装于电路板内。

上文结合图6至图9介绍了本申请中堆叠式芯片20中的载体单元200、第一晶片210以及再布线层214的结构，下文，结合第二晶片220，进一步介绍堆叠式芯片20的整体结构。

可选地，在一种实施方式中，第二晶片220为经过封装后的单个晶片，第一晶片210为载体中的多个晶片中的一个。该第二晶片220可以通过晶片与晶圆(chiptowafer，c2w)的堆叠工艺堆叠于第一晶片210的上方。

可选地，在另一种实施方式中，第二晶片220为第二晶圆中的多个晶片中的一个，第一晶片210为衬底晶圆中的多个晶片中的一个。该第二晶片220可以通过晶圆与晶圆(wafertowafer，w2w)的堆叠工艺堆叠于第一晶片210上方。

本申请中，主要介绍第一种实施方式中，c2w堆叠工艺下，堆叠式芯片20的结构。

可选地，在本申请实施方式中，堆叠式芯片20中的第一晶片210和第二晶片220通过焊盘进行电连接，即c2w堆叠工艺下，载体上的多个第一晶片210均通过再布线层形成新的焊盘，第二晶片220中同样形成有焊盘，第一晶片210和第二晶片220通过连接焊盘实现彼此的电连接。

图10示出了第二晶片220的一种俯视图。其中，该第二晶片为图像传感芯片中的像素晶片。

如图10所示，第二晶片220包括像素阵列和外围电路，其中，该像素阵列中包括多个像素单元，用于接收光信号并进行光学成像。该多个像素单元可以为采用cmos工艺制备得到的像素单元，其可以包括光电二极管(photodiode)、金属氧化物半导体场效应管(metaloxidesemiconductorfieldeffecttransistor，mosfet)等器件。

外围电路包括：模数转换电路，信号处理电路130，数字处理电路，以及逻辑控制电路等等。其中，像素阵列接收光信号并将光信号转换为电信号后，将电信号发送给信号处理电路以及模数转换电路，经过模数转换电路处理后得到数字信号，将该数字信号发送给数字处理电路进行数字信号处理得到图像信号。其中逻辑控制电路给上述像素阵列，模数转换电路，信号处理电路以及数字处理电路提供时序以及其它各种控制信号。

此外，如图10所示，外围电路区域中还包括多个焊盘，该多个焊盘为第二晶片220的io端口，用于将第二晶片220产生的图像信号传输给其它电学元器件。为了便于将第二晶片220中的焊盘与第一晶片210中的焊盘进行区分，本申请中，也将第一晶片210中的焊盘写为第一焊盘，将第二晶片220中的焊盘写为第二焊盘。

图11示出了上述第二晶片220的一种截面示意图。

如图11所示，第二晶片220中包括像素阵列和第二金属线路层222，其中，该像素阵列中包括多个像素单元221。该多个像素单元221位于第二金属线路层222的上方，该第二晶片220为背照式(backsideilluminated，bsi)互补金属氧化物半导体(complementarymetaloxidesemiconductor，cmos)结构。bsi结构的第二晶片中，多个像素单元221接收的光信号强度大，因而形成的光学图像较优。

第二金属线路层222为第二晶片220连接多个像素单元221和外围电路的线路层，图11仅示出了一层第二金属线路层222，应理解，该第二金属线路层还可以为多层，本申请实施例对此不做限定。

可选地，第二金属线路层222可以形成于第一介质层2201中，该第一介质层2201设置在该第二金属线路层222的周围，该第一介质层2201为绝缘介质，例如，硅、陶瓷、玻璃、或者其它有机材料等等。

在一种实施方式中，第一介质层2201连接像素阵列和第二金属线路层222。其中，像素阵列可以形成于衬底中，第一介质层2201连接于衬底。

可选地，第二晶片220的第二焊盘2221形成于该第二金属线路层222中，具体地，形成于第二金属线路层222的四周区域，换言之，形成于图10中第二晶片220的外围电路的区域中。

具体地，第一介质层2201中形成有开孔，该开孔连接第一介质层2201的下表面与第二金属线路层222，该开孔对应的第二金属线路层上的局部区域构成第二焊盘2221。

可选地，第一介质层2201中形成有多个开孔，从而在第二金属线路层上形成有多个第二焊盘2221。

进一步地，第二焊盘2221下方形成有凸块底层金属化(underbumpmetallization，ubm)层2222，在该ubm层上形成有焊球2223，该焊球2223用于与第一晶片210的第一焊盘进行焊接以实现电连接。

可选地，ubm层2222可以为钛，铬，铜，金等多层金属薄膜，提高焊球2223的附着力。可选地，焊球2223也可以称之为凸块，该焊球2223的材料可以为金、锡铅合金、或者铜镍金合金等等，本申请实施例对ubm层和焊球的材料不做具体限定。

可选地，如图11所示，在多个像素单元221的上方，还设置有滤光层227以及微透镜阵列226，具体地，该滤光层227与微透镜阵列226设置于多个像素单元221的正上方。可选地，微透镜阵列226中的每个微透镜对应于多个像素单元221中的一个像素单元。像素单元221用于接收经过微透镜会聚、并经过滤光层227处理后的光信号，并基于该光信号进行光学成像。

可选地，该微透镜阵列226中的每个微透镜为圆形透镜或者为方形透镜，其上表面为球面或者非球面，每个微透镜的焦点可以位于其对应的像素单元上。

可选地，该滤光层227可以为彩色滤光单元，例如，该滤光层227中包括三种颜色的滤光单元，分别用于透过红色光信号、蓝色光信号以及绿色光信号，其中一种颜色的滤光单元对应于至少一个微透镜以及至少一个像素单元。可选地，该滤光层227还可以为用于滤过可见光，阻挡非可见光的滤光片，可以减少环境中红外波段对于光学成像的干扰。应理解，在本申请实施例中，滤光层的滤光波段可以为任意光波段，该波段范围可以根据实际的成像需求设定，本申请实施例对此不做限定。

继续参见图11，可选地，在微透镜阵列226的上方，还设置有光传输层228，该光传输层228可以为空气或者为透明介质材料，该透明介质材料可以为玻璃、树脂或者其它无机透明材料。

此处需要说明的是，若光传输层228为透明介质材料，则该材料的透射率不同于微透镜阵列226的透射率，以免影响微透镜阵列226的聚光效果。

可选地，在光传输层228的上方，还设置有透明盖板229，该透明盖板229可以为玻璃或者其它透明介质材料。若光传输层228为空气，则需要通过支撑装置，例如支架，框胶等等，将该透明盖板229设置在微透镜阵列226的上方，该支撑装置同样设置在第二晶片220的外围电路区域。

图12示出了上述第二晶片220的另一种截面示意图。

如图12所示，第二晶片220除了包括上述图11中的结构外，第二晶片220还包括第二介质层2202，该第二介质层2202形成于上述第一介质层2201的下方，可选地，该第二介质层2201的材料可以与上述第一介质层2201的材料相同，例如，其可以为硅、陶瓷、玻璃等衬底材料，也可以为其它具有一定机械强度的介质材料，以提高第二晶片220以及整个堆叠芯片20的机械强度。

在本申请实施例中，该第二介质层2202的厚度较薄，例如，10μm左右，其可以与第一介质层2201共同提高第二晶片220的机械强度。进一步地，该第二介质层2202的下表面不低于上述焊球2223的最低点，不影响焊球2223连接第一晶片210上第一焊盘的焊接效果，也可以减小第二晶片220和第一晶片210焊接后的堆叠式芯片20的整体厚度。

此外，该第二介质层2202不覆盖上述第一介质层2201的开孔区域，在一种实施方式中，该第二介质层2202可以仅位于上述像素阵列的下方区域，而可以不位于上述外围电路的下方区域。

图13示出了上述第二晶片220的第三种截面示意图。

如图13所示，第二晶片220中除了包括：多个像素单元221、第二金属线路层222、微透镜阵列226、滤光层227、光传输层228以及透明盖板229以外，第二晶片220同样也包括第二介质层2202，该第二介质层2202形成于上述第一介质层2201的下方，并覆盖第一介质层2201的下表面。

在本申请实施例中，第二焊盘2221不是形成于第二金属线路层222中，而是形成于第二介质层2202的下表面。同样的，该第二焊盘2221形成于第二介质层2202下表面的四周区域，换言之，形成于图10中第二晶片220的外围电路的区域中。

具体地，该第二焊盘2221通过通孔互连结构2224连接至第二金属线路层222。具体地，通孔互连结构是一项高密度封装技术，通过制作垂直的通孔，并在通孔中填充多晶硅、铜、钨等导电物质，利用通孔完成第二金属线路层和第二焊盘之间的互连，通孔技术可以通过垂直互连减小互联长度，减小信号延迟，降低电容/电感，实现低功耗，高速通讯，增加宽带和实现器件集成的小型化。

应理解，在本申请中，通孔互连结构除了硅通孔(throughsiliconvia，tsv)互连结构外，还可以为其它材料的互连结构，例如穿塑通孔(throughmoldvia，tmv)互连结构、玻璃通孔(throughglassvia，tgv)互连结构、氮化镓通孔互连结构、树脂通孔互连结构等等，本申请实施例对具体的通孔互连结构材料不做限定。

具体地，在第二焊盘2221下方设置焊球2223，用于连接第二焊盘2221以及第一晶片210上的第一焊盘。

上述图11至图13示出了三种bsi结构的第二晶片，可选地，第二晶片220也可以为正照式(front-sideilluminated，fsi)互补金属氧化物半导体(cmos)结构，其中，第二晶片220中的像素阵列位于第二金属线路层的下方，fsi结构的第二晶片制备过程简单，能够降低加工成本。

图14示出了一种fsi结构的第二晶片的截面示意图。

如图14所示，在该第二晶片220中，第二金属线路层222形成于第一介质层2201中，像素阵列中的多个像素单元221形成于第二介质层2202中。

进一步地，滤光层227和微透镜阵列228形成于第二金属线路层222的上方，该滤光层227和微透镜阵列228的相关技术方案可以参见上述图11中的相关描述，此处不再赘述。

可选地，在本申请实施例中，也可以在微透镜阵列228上方设置光传输层228和透明盖板229，其中，光传输层228可以为空气或者其它透明介质。

由于第二金属线路层222设置于多个像素单元221的上方，因此，第二金属线路层222距离第二介质层2202的下表面距离较远，无法直接与第二金属线路层222中形成的第二焊盘2221电连接。

如图14所示，本申请实施例中，在第二焊盘2221下方设置有通孔互连结构2224，该通孔互连结构2224连接于第二焊盘2221和第二晶片的下表面，进一步地，在通孔互连结构2224下方设置焊球2223，用于连接第一晶片210上的第一焊盘。

同样的，在本申请实施例中，该第二焊盘2221形成于第二金属介质层222的四周区域，换言之，形成于图10中第二晶片220的外围电路的区域中。上述第二焊盘2221、通孔互连结构2224以及焊球2223的技术方案可以参考上述图13中的相关描述，此处不再赘述。

上文结合图10至图14，说明了c2w堆叠工艺下，堆叠式芯片20中第二晶片220的结构，下面，结合图15至图18，说明该c2w堆叠工艺下，堆叠式芯片20中第一晶片210、载体单元220以及再布线层214的结构。

具体地，在图7至图9的基础上，通过再布线层214形成第一晶片210的第一焊盘，即为c2w堆叠工艺下，堆叠式芯片20中第一晶片210的结构。

如图15和图16所示，载体单元200为衬底或者塑封料，再布线层214形成于载体单元200的上方，至少一个第一焊盘216形成于再布线层214的上方。

具体地，载体单元200与再布线层214之间形成有第三介质层212，该第三介质层212为绝缘材料，用于连接载体单元200和再布线层214。具体地，在该第三介质层212中，形成有开孔，该开孔中填充有金属介质，该金属介质连接再布线层214以及第一晶片210的焊盘213。

可选地，该第一晶片210与载体单元200中第一凹槽201之间的空隙也可以填充有上述第三介质层212，以将第一晶片210进一步稳定的固定在第一凹槽201中。该第三介质层212包括但不限于是高分子有机材料，例如干膜(dryfilm)材料或者其它流动性较好的高分子材料。在本申请实施例中，该第三介质层212可以为一种可以光刻的干膜材料，在真空及加热的条件下可以无空洞的填充与第一晶片210与第一凹槽201之间，且采用可以光刻的材料作为第三介质层，在对第一凹槽与第一晶片之间的空隙进行填充固定的同时，还可以便于工艺加工，节省芯片的制造时间。

再布线层214与至少一个第一焊盘216之间形成有第四介质层215，同样的，该第四介质层215也为绝缘材料，用于连接至少一个第一焊盘216和再布线层214。具体地，在该第四介质层215中，形成有至少一个开孔，开孔中填充有金属介质，该金属介质连接再布线层214以及至少一个第一焊盘216。

可选地，如图15和图16所示，在第一晶片上方除了至少一个第一焊盘216以外，还形成有用于与除第二晶片以外的其它电学元器件电连接的至少一个特定焊盘217，例如，与pcb板或者其它类型的基板，进行电连接，其中，该pcb板或者其它类型的基板可以为堆叠式芯片所在的电子设备的基板，也可以为电子设备中其它电学元件的基板。在本申请实施例中，该至少一个特定焊盘217可以通过引线键合(wirebonding，wb)方式连接至pcb板。具体地，在一些实施方式中，至少一个特定焊盘217设置于至少一个第一焊盘216的外围，换言之，特定焊盘217距离第四介质层215边缘的距离大于第一焊盘216距离第四介质层215边缘的距离。

在本申请实施例中，堆叠式芯片20通过特定焊盘以及引线与pcb板连接，不同于球栅阵列(ballgridarray，bga)封装方式，在堆叠式芯片20的表面形成球栅阵列，采用该封装方式，堆叠式芯片的热量传导至球栅阵列上，会形成多个热点，影响该堆叠式芯片的性能。而采用本申请实施例的wb封装方式，则不会造成该热点问题，提高堆叠式芯片的可靠性，使得堆叠式芯片的应用场景更为广泛。

可选地，在图15和图16的申请实施例中，载体单元200的下表面也可以设置上述特定焊盘217，并形成通孔互连结构连接再布线层214和该特定焊盘217，进一步地，在该焊盘上设置焊球，用于与其它电学元器件，例如pcb板或者其它类型的基板，又或者其他类型的晶片，进行电连接。

如图17所示，载体单元200为电路板，再布线层214形成于载体单元200内部，至少一个第一焊盘216形成于载体单元200的上表面，并通过再布线层214中的互连结构连接至第一晶片210自身的焊盘213上。

可选地，在本申请实施例中，至少一个第一焊盘216形成于第四介质层215上表面的四周区域，或者形成于载体单元200上表面的四周区域。

上述第一焊盘216的数量可以大于等于上文中第二晶片220的第二焊盘2221的数量。若第一焊盘216的数量等于第二焊盘2221的数量，则一个第一焊盘216和一个第二焊盘2221一一对应，利用第二焊盘2221上的焊球2223进行电连接。若第一焊盘216的数量大于第二焊盘2221的数量，则除了与第二焊盘连接第一焊盘外，其它第一焊盘可以通过引线键合方式连接至其它电学元器件。

由于第一晶片210可以为逻辑晶片或者存储晶片，或者其它进行数据处理的晶片，例如，该第一晶片210为图像传感芯片中的逻辑晶片，可以用于进行多个像素单元产生的图像数据的处理。该第一晶片210在进行数据处理的运行过程中，会产生大量的热量，会影响第一晶片210以及堆叠式芯片20整体的性能。此外，若第一晶片210上方的第二晶片220为对温度敏感的像素晶片，第一晶片210产生的大量热量也会影响第二晶片220的运行，进一步恶化堆叠式芯片20的整体性能。

可选地，为了提高第一晶片210的散热能力，如图14至图17所示，在第四介质层215的上表面或者载体单元200的上表面设置有第一导热金属层203，有利于第一晶片210的散热。

具体地，如图15和图16所示，该第一导热金属层203位于第四介质层215的上表面的中心区域，图17中第一导热金属层203位于载体单元200的上表面的中心区域。

该第一导热金属层203的面积可以大于等于第二晶片220中像素阵列的面积，换言之，像素阵列在第一导热金属层203所在平面上的投影完全位于第一导热金属层203之中，此时，第二晶片220受第一晶片210的热量影响较小。当然，该第一导热金属层203的面积也可以小于第二晶片220中像素阵列的面积，本申请实施例对第一导热金属层203的面积不做具体限定。

可选地，该第一导热金属层203可以与第一焊盘216位于同一水平面上，两者可以为相同的金属材料，在制备过程中，采用一个工艺制程即可制备该第一导热金属层203和第一焊盘216。

此外，如图15至图17所示，除了设置第一导热金属层203对第一晶片产生的热量进行散热外，在第一晶片上方还设置有至少一个特定焊盘217，该至少一个特定焊盘217通过引线与基板连接，也可以将第一晶片210运行时产生的热量通过引线传导至基板上，从而提高第一晶片210的散热能力。

除了上述实施方式以外，为了进一步提高第一晶片210的散热能力，在一种可能的实施方式中，可以将第一晶片210的下表面与空气接触，此时，如前文所述，该载体单元200中的第一容置结构201设置为通孔。

在另一种可能的实施方式中，在载体单元200中的第一容置结构201为凹槽时，以图18为例，说明提高第一晶片210散热能力的结构。

如图18所示，载体单元200为电路板或者塑封基板，当然，该载体单元200也可以为上述衬底或者塑封料，对应的方案可以参考下文描述。

具体地，在第一晶片210的底部设置第二导热金属层204，并在载体单元200的下表面设置第三导热金属层205，通过互连结构将第二导热金属层204和第三导热金属层205连接，将第一晶片210的热量通过第二导热金属层204和互连结构引导至与空气接触的第三导热金属层205，从而提高第一晶片210的散热能力。

可选地，该第三导热金属层205可以完全覆盖载体单元200的下表面，以最大化第一晶片210的散热，也可以仅覆盖载体单元200的部分表面，本申请实施例对此不做限定。

可选地，载体单元200可以与第二晶片220的形状大小相同，载体单元200与第二晶片220在垂直方向上的投影完全重合。

可选地，载体单元200可以与第二晶片220的形状大小不同，具体地，第二晶片220的表面面积小于载体单元200的表面面积，该第二晶片220在载体单元200上的投影位于载体单元200中。

在该情况下，图19示出了一种堆叠式芯片20的结构示意图。

如图19所示，该堆叠式芯片20中，第二晶片为图11中的第二晶片220，第一晶片、载体单元为图16中的第一晶片210以及载体单元200。

在本申请实施例中，第二晶片220的第二焊盘2221及焊球2223设置于第一晶片210的第一焊盘216上方。特定焊盘217位于第一焊盘216的外围，该第二晶片220在载体单元200上的投影不覆盖特定焊盘217所在的区域，该特定焊盘217位于第二晶片220在垂直方向的投影之外。

应理解，该堆叠式芯片20中的第二晶片可以为图11至图13中任一种第二晶片220，第一晶片和载体单元可以为图14至图16中任一种第一晶片210和载体单元200。换言之，图11中的第二晶片220可以与图14至图16中任一种情况组合形成一种堆叠式芯片，图12和图13中的第二晶片220也可以与图14至图16中任一种情况组合形成一种堆叠式芯片，即上述申请实施例中，共给出了9种堆叠式芯片20的具体结构。

图20示出了本申请实施例的另一种堆叠式芯片20的分体结构示意图。

如图20所示，该堆叠式芯片20还包括：

第三晶片230，该第三晶片230设置在上述载体单元200的第二容置结构202中，该第二容置结构202为凹槽或者通孔。

可选地，上述第二晶片220堆叠在该第三晶片230上方，该第二晶片220的面积大于该第三晶片230。

具体地，该第三晶片230为片状结构，因此，厚度较小。该第三晶片230的表面面积也为第一晶片210的上表面面积或者下表面面积。

在一种可能的实施方式中，该第二晶片220的表面面积大于第一晶片210的表面面积与第三晶片230的表面面积之和。例如，第一晶片210以及第三晶片230完全位于第二晶片220在垂直方向的投影中。

可选地，第三晶片230可以完全位于载体单元200的内部，第三晶片230的上表面不高于载体单元200的上表面。

具体地，若第二容置结构202为凹槽，在一种实施方式中，该第二容置结构202可以位于载体单元200的内部，即凹槽和第三晶片230完全设置于载体单元200的内部，第三晶片230低于载体单元200的上表面。在另一种实施方式中，该第二容置结构202还可以位于载体单元200的上表面，此时，第三晶片230的上表面可以与载体单元200的上表面位于同一水平面上，当然，若第二容置结构202的高度大于第三晶片230的厚度，则第三晶片230的上表面也可以低于载体单元200的。

若第二容置结构202为通孔，第三晶片230设置于该通孔中，该第三晶片230的四个侧面与通孔孔壁固定连接，可选地，若载体单元200为塑封料，则第三晶片230直接固定在该载体单元200的通孔中，若载体单元200为电路板或者衬底，则第三晶片230可以通过胶层或者其它固定装置固定连接在通孔中。可选地，此时，第三晶片230的上表面不高于载体单元200的上表面，且第三晶片230的下表面不低于载体单元200的下表面。

在第二容置结构202为通孔的情况下，第三晶片230的下表面与空气接触，有利于第三晶片230的散热，能够提高第三晶片230和整个堆叠式芯片20的可靠性和整体性能。

下文以第二容置结构202为凹槽为例，说明堆叠式芯片20的整体结构，除了特殊说明以外，第二容置结构202为通孔的情况可以参见下文的说明。下文中，若第二容置结构202为凹槽，该第二容置结构202也写为第二凹槽202，若第二容置结构202为通孔，该第二容置结构202也写为第二通孔202。

可选地，该载体单元200中的第二凹槽202的形状大小可以与第三晶片230的形状大小相同或者略大于该第三晶片230。例如，该第三晶片230为薄片结构，该第二凹槽202的深度与该第三晶片230的厚度相同或者略大于该第三晶片230的厚度，该第二凹槽202的长度和宽度也分别略大于该第三晶片230的长度和宽度，使得第二凹槽202可以完全将该第三晶片230容纳其中。可选地，该第二凹槽202的长宽深分别比第三晶片230的长宽高大25μm，或者其它任意数值，本申请实施例对此不做限定。

可选地，在本申请实施例中，该第三晶片230可以用于实现与上述第一晶片210和第二晶片220不同的电路功能，例如，若该堆叠式芯片20为一种图像传感芯片，第一晶片210可以为上述图1中的像素晶片101，第二晶片220和第三晶片230分别可以为上述图1中的逻辑晶片102与内存晶片103。

应理解，该堆叠式芯片20还可以为多种其它不同领域中的芯片，例如存储芯片、处理芯片等等，其中的第一晶片、第二晶片和第三晶片为实现对应电路功能的功能晶片，且第一晶片、第二晶片以及第三晶片的电路功能不同。

在本申请实施例中，通过将第一晶片210以及第三晶片230均设置在载体单元200的凹槽中，在实现将大面积的第二晶片220堆叠在第一晶片210以及第三晶片230的上方的同时，能够在晶圆上生长尽可能多的第一晶片210以及第三晶片230，减少制造成本。此外，还能够充分利用堆叠芯片中的空间，将第二晶片220堆叠在第一晶片210和第三晶片230的上方，而不需要将三个晶片依次键合，从而进一步降低了工艺成本，也减小了堆叠芯片的体积。第三，还可以在进行键合前，对单颗的第一晶片210以及单颗的第三晶片230进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。

可选地，第三晶片230除了为实现电路功能的晶片外，还可以为伪芯片(dummydie)，即不用于实现电路功能，仅为具有一定机械强度的衬底或者其它材料的片状物体。此时，第三晶片230可以平衡加工过程造成的机械应力，减小载体单元200的翘曲，提高堆叠式芯片整体的机械性能。

应当理解的是，若第三晶片230为伪芯片，则载体单元200上方的再布线层214不需要与该第三晶片230电连接，该第三晶片230也不需要与第一晶片210以及第二晶片220电连接。

可选地，第一晶片210和第三晶片230上方设置有再布线层214，该再布线层214除了用于连接第一晶片210的io端口，并对第一晶片210的io端口进行重新布局外，还用于连接第三晶片230的io端口，并对第三晶片230的io端口进行重新布局。

可选地，第三晶片230、第一晶片210与第二晶片220之间也可以通过晶圆级键合实现堆叠，或者通过焊盘连接实现堆叠。

图21至图23示出了焊盘连接方式，或者说c2w堆叠方式下，载体单元200、第一晶片210、第三晶片230以及再布线层214的三种截面示意图。

如图21所示，载体单元200可以为衬底，该衬底中设置第一凹槽201和第二凹槽202(图中未示出)，第一晶片210和第三晶片230分别设置于该第一凹槽201和第二凹槽202中。该第三晶片230通过第三胶层231在第二凹槽202的底部，以将第三晶片230稳定固定于第二凹槽中202。该胶层包括但不限于daf薄膜。可选地，在一种可能的实施方式中，当该第三胶层231的厚度为d1，第三晶片230的高度为d2，第三晶片230和第三胶层231的厚度之和d1+d2小于等于第二凹槽202的深度d0，换言之，第三晶片230的上表面不高载体单元的上表面。可选地，该d1+d2与d0之差可以在2～5μm之间，也可以为其它数值，本申请实施例对此不做限定。可选地，在另一种可能的实施方式中，第三晶片230的上表面也可以高于载体单元的上表面。

可选地，该第三晶片230与第二凹槽202之间的空隙也可以填充有上述第三介质层212，以将第三晶片230进一步稳定的固定在第二凹槽202中。

可选地，如图21所示，第三晶片230中包括第三金属线路层233，该第三金属线路层233位于第三晶片230的表面，具体为第三晶片230的io端口，用于与其他电学元器件，例如与第二晶片220和第一晶片210进行电连接。此外，上述第三介质层212还可以覆盖于该载体单元200的上表面以及第三晶片230上表面中除第三金属线路层233外的部分区域。

如图22所示，载体单元200可以为塑封料，则其具体可以为emc材料，本申请实施例对此也不做具体限定。

在本申请实施例中，第三晶片230被塑封料包裹并固定，不需要额外的填充材料或者胶层对第三晶片230进行固定。可选地，在一些实施方式中，第三晶片230的上表面没有被塑封料包裹，而其它的五个平面被塑封料。在另一些实施方式中，第三晶片230的六个表面也可以全部被塑封料包裹。

如图21和图22所示，再布线层214设置在载体单元200和第三晶片230的上方，该再布线层214同样为金属走线层，其与第三晶片230表面的第三金属线路层233接触，形成二者的电连接关系。

可选地，在本申请实施例中，再布线层214还用于连接第三晶片230的第三金属线路层233和第一晶片210的第一金属线路层213。

如图21和图22所示，至少一个第一焊盘216形成于再布线层214的上方。该至少一个焊盘216的相关技术方案参见图15和图16的相关描述，此处不再赘述。

可选地，在图21和图22的申请实施例中，载体单元200的下表面也可以设置焊盘，并形成通孔互连结构连接再布线层214和该焊盘，进一步地，在该焊盘上设置焊球，用于与其它电学元器件，例如pcb板或者其它类型的基板，进行电连接。

如图23所示，载体单元200还可以为电路板，该电路板由绝缘材料制成，其中设置有多层金属层，该多层金属层可以为铜金属或者其它金属材料，用于传导电信号，该多层金属层之间可以通过互连结构进行连接，以实现多层金属层之间的电信号传递。

在本申请实施例中，第三晶片230可以完全设置于电路板内部，其六个表面均被电路板的绝缘材料包裹，电路板中的再布线层214连接至第三晶片230的io端口，实现对第三晶片230的io端口的重布局。

如图23所示，至少一个第一焊盘216形成于载体单元200的上方。该至少一个焊盘216的相关技术方案参见图17的相关描述，此处不再赘述。

可选地，在图21至图23的方案中，再布线层214上方还形成有至少一个第三焊盘218，该至少一个第三焊盘218用于通过再布线层214连接至第三晶片230。

可选地，如图21至图23所示，至少一个特定焊盘217设置于第三焊盘218的外围，换言之，特定焊盘217距离第四介质层215边缘的距离大于第一焊盘216距离第四介质层215边缘的距离。

应理解，若第三晶片230为伪芯片，则可以不设置该第三焊盘218，图21至图23中的第三焊盘218的位置可以设置为第一焊盘216。

同样的，为了解决第三晶片230的散热问题，如图21至图23所示，第一导热金属层203覆盖于第三晶片230和第一晶片210上方。

可选地，在本申请实施例中，为了进一步提高第三晶片230的散热能力，也可以将第三晶片230的下表面与空气接触，此时，如前文所述，该载体单元200中的第二容置结构202设置为通孔。

在另一种可能的实施方式中，在载体单元200中的第一容置结构201为凹槽时，在第三晶片230的底部也设置导热金属层，通过互连结构将该导热金属层和载体单元200下表面的第三导热金属层205连接，从而提高第三晶片230的散热能力。

图24示出了一种堆叠式芯片20的结构示意图。该堆叠式芯片20为图像传感芯片。

如图24所示，该堆叠式芯片20中，第二晶片为图11中的第二晶片220，第一晶片、第三晶片以及载体单元为图22中的晶片结构。

应理解，该堆叠式芯片20中的第二晶片可以为图11至图13中任一种第二晶片220，第一晶片、第三晶片和载体单元可以为图21至图23中任一种晶片结构。换言之，图11中的第二晶片220可以与图21至图22中任一种情况组合形成一种堆叠式芯片，图12和图13中的第二晶片220也可以与图21至图23中任一种情况组合形成一种堆叠式芯片，即上述申请实施例中，又给出了9种堆叠式芯片20的具体结构。

可选地，在本申请实施例中，第一晶片220的下表面设置有至少一个第二焊盘和至少一个第四焊盘，该至少一个第二焊盘用于与载体单元上方的至少一个第一焊盘电连接，该至少一个第四焊盘用于与载体单元上方的至少一个第三焊盘电连接。

具体地，该第四焊盘的形成过程与第二焊盘相同，均为第二目标晶片的第二金属线路层中的焊盘，区别仅在于第四焊盘与第三晶片的第三焊盘连接，而第二焊盘与第一晶片的第一焊盘连接，该第二焊盘和第四焊盘可以用于输出相同的电信号。

上文结合图6至图24，详细描述了本申请的堆叠式芯片的装置实施例，下文结合图25至图20，详细描述本申请的堆叠式芯片的制造方法的实施例，应理解，装置实施例与方法实施例相互对应，类似的描述可以参照装置实施例。

图25为一种堆叠式芯片的制造方法的示意性流程框图，该制造方法为基于c2w的堆叠方式，形成的一种堆叠式芯片。

如图25所示，该堆叠式芯片的制造方法200可以包括以下步骤。

s210：从第一晶圆上分割出多个第一晶片。

具体地，在第一晶圆上制备出多个第一晶片，该第一晶圆可以为硅晶圆等等不同材料的晶圆。

可选地，该多个第一晶片中的每个晶片可以与上述装置实施例中的第一晶片210相同。

若第一晶片为逻辑晶片或者存储晶片，或者为其他领域中的芯片，其制造方法以及在晶圆上的切割方法可以参考现有技术中的相关描述，此处不再赘述。

s220：将多个第一晶片封装在载体中，该载体包括再布线层，该再布线层与多个第一晶片中的第一目标晶片电连接。

可选地，该载体可以包括衬底晶圆、塑封料、封装基板或者电路板中的任意一种。

在一种可能的实施方式中，该载体包括衬底晶圆，在衬底晶圆上制作多个第一容置结构，该第一容置结构为凹槽或通孔。将该多个第一晶片固定在该多个第一容置结构中，该多个第一晶片的上表面不高于该衬底晶圆的上表面。

具体地，若第一容置结构为凹槽，在该衬底晶圆上制备多个第一凹槽后，通过取放(pickandplace)工艺将多个第一晶片放入多个第一凹槽中。

可选地，在本申请实施例中，可以通过多种工艺方法在该衬底晶圆上制备得到多个第一凹槽，该工艺方法包括但不限于：干法刻蚀(dryetching)、激光法、机械法等等。本申请实施例对此不做具体限定。

在衬底晶圆上制备得到多个第一凹槽后，可以采用标准的取放工艺将多个第一晶片放置在多个第一凹槽中。其中，第一晶片的下表面设置有第一胶层，该第一胶层包括但不限于daf。

进一步地，将多个第一晶片放置在多个第一凹槽后，将第三介质层填充在多个第一晶片与多个第一凹槽之间的空隙以及载体单元的上表面，以进一步固定该多个第一晶片。

可选地，上文中的第一凹槽、第一晶片以及第三介质层等相关技术方案可以参见图7或者图15的相关描述。

具体地，若第一容置结构为通孔，可以通过胶层将该多个第一晶片固定于多个第一通孔中，此时，可以提高多个第一晶片的散热能力。

将多个第一晶片放置在多个第一容置结构后，在多个第一晶片中的第一目标晶片上方制备再布线层，其中，该第一目标晶片可以为多个第一晶片中的任意一个晶片。

具体地，可以采用半导体工艺，例如曝光、显影、刻蚀等工艺在第三介质层上进行开窗，以露出第一目标晶片上表面中第一金属线路层。

在本工艺步骤中，可以同时露出多个第一晶片中每个第一晶片上表面的第一金属线路层。

然后，采用种子层沉积、光刻、电镀等工艺在第一目标晶片上方的第三介质层的表面制备该第一目标晶片的再布线层。其中，该再布线层与第一目标晶片的第一金属线路层接触以形成电连接关系。

在本工艺步骤中，也可以同时制备多个第一晶片中每个第一晶片的再布线层，不同的第一晶片的再布线层不相互连接。

可选地，上文中的第一目标晶片的再布线层的相关技术方案也可以参见图7或者图15中再布线层214的相关描述。

在本申请实施例中，衬底晶圆可以为硅、玻璃、陶瓷或者其它任意材料，本申请实施例对此不做限定。在一种可能的实施方式中，该衬底晶圆为单晶硅晶圆。

在另一种可能的实施方式中，该载体还包括塑封料，将该多个第一晶片封装在该塑封料中，其中，该多个第一晶片的上表面与空气接触，且该多个第一晶片的上表面不高于该塑封料的上表面。

可选地，该塑封料具体可以为环氧树脂模塑料，或者现有技术中其它用于晶片封装的有机或者无机材料，本申请实施例对此不做具体限定。

在本申请实施方式中，多个第一晶片被塑封料包裹并固定，不需要额外的填充材料或者胶层对多个第一晶片进行固定。可选地，在一些实施方式中，多个第一晶片的上表面没有被塑封料包裹，而其它的五个平面被塑封料。在另一些实施方式中，多个第一晶片的六个表面也可以全部被塑封料包裹。

进一步地，在多个第一晶片以及塑封料上方制备第三介质层，具体地，可以采用半导体工艺，例如曝光、显影、刻蚀等工艺在第三介质层上进行开窗，以露出第一目标晶片上表面中第一金属线路层。

然后，采用种子层沉积、光刻、电镀等工艺在第一目标晶片上方的第三介质层的表面制备该第一目标晶片的再布线层。其中，该再布线层与第一目标晶片的第一金属线路层接触以形成电连接关系。

可选地，上文中的再布线层和第一目标晶片的相关技术方案也可以参见图8或者图16中的相关描述。

在第三种可能的实施方式中，该载体还包括封装基板，将该多个第一晶片封装在该封装基板内部，在该封装基板中制备该再布线层，其中，该再布线层包括多层水平设置的金属线路层以及多个垂直设置的互连结构。

可选地，该封装基板还可以其它类型的电路板，例如pcb板等等，将该多个第一晶片封装于封装基板的技术方案可以参见现有技术中的相关描述，此处不再赘述。

s230：在该再布线层上方制备第一焊盘，第一焊盘通过再布线层与第一目标晶片电连接。

在本步骤中，在再布线层上制备第一焊盘的过程可以参见现有技术中的焊盘制备技术。本步骤后形成的第一目标晶片、再布线层以及第一焊盘的结构形态可以参见图15至图17，本步骤中相关的技术方案也可以参见以上描述，此处不再赘述。

s240：在第二晶圆上制备多个第二晶片，并从第二晶圆上分割出多个第二晶片中的第二目标晶片，第二目标晶片包括第二焊盘。

可选地，在第二晶圆上制备出多个第二晶片，并对第二晶圆进行切割，其中，该第二晶圆可以为硅晶圆等等不同材料的晶圆。

可选地，该第二目标晶片可以为多个第二晶片中任意一个晶片，其具体可以为经过检测后合格的晶片。

可选地，该第二目标晶片可以与上述装置实施例中的第二晶片220相同。

该第二晶片中设置有第二焊盘，该第二焊盘为第二晶片的io端口，可以用于传输第二晶片的电信号。

s250：焊接第一焊盘与第二焊盘，以电连接第一目标晶片和第二目标晶片。

具体地，上述焊接第一焊盘和第二焊盘可以采用现有技术中的焊接技术，例如，通过焊球等点连接装置焊接第一焊盘和第二焊盘。

s260：将电连接后的第一目标晶片与第二目标晶片的整体进行切割，以得到一个堆叠式芯片，其中，第二目标晶片的表面面积大于第一目标晶片的表面面积。

可选地，该堆叠式芯片为图像传感芯片，该第二目标晶片为像素晶片，该第二目标晶片包括像素阵列，用于接收光信号并转换为电信号；

该第一目标晶片为逻辑晶片，该第一目标晶片包括信号处理电路，用于处理该电信号。

下面，以第二目标晶片为像素晶片为例，说明第二目标晶片的制备过程。

可选地，上述步骤s240可以包括以下步骤。

s241：在该第二晶圆中制备该第二目标晶片的像素阵列，并在该第二晶圆的表面制备第一介质层和第二金属线路层，其中，该第二金属线路层形成于该第一介质层中，且该第二金属线路层电连接于该像素阵列。

具体地，可以通过掺杂等半导体工艺在第二晶圆中制备像素阵列，然后再像素阵列上方，即在第二晶圆表面通过沉积、光刻等半导体工艺在生长第一介质层和第二金属线路层。

可选地，该第一介质层可以为绝缘材料层，该绝缘介质层可以为氧化硅等绝缘材料，本申请实施例对该绝缘介质层的具体材料不做限定。可选地，该第二金属线路层可以为金、铜或者合金等材料，本申请实施例对该第二金属线路层的具体材料也不做限定。

可选地，该像素阵列、第一介质层和第二金属线路层可以为图11至图14中任一实施例中的像素阵列、第一介质层2201和第二金属线路层222，其相关技术方案可以参考以上描述。

s242：制备该第二焊盘，该第二焊盘形成于该第二金属线路层中；

可选地，该第二焊盘形成于该像素阵列在该第二金属线路层所在平面的投影之外。换言之，该第二焊盘形成于第二金属线路层的四周区域，而不位于中心区域，该中心区域上方设置有像素阵列。

s243：在该第二焊盘下方制备电连接装置。

可选地，该电连接装置包括但不限于是焊球、铜柱等等，其可以为现有技术中任意一种实现电连接装置。

可选地，在第二焊盘下方制备凸块底层金属化层或者通孔互连结构。该通孔互连结构包括但不限于是tsv。

进一步地，在凸块底层金属化层或者通孔连接结构下方制备焊球或者铜柱。

在一种实施方式中，该第二目标晶片为背照式结构，在该情况下，如图26所示，上述步骤s241可包括以下步骤。

s2411：在该第二晶圆的下部中制备该像素阵列，该像素阵列靠近于该第二晶圆的下表面，在该第二晶圆的下表面制备该第一介质层和该第二金属线路层。

可选地，在制备过程中，可以理解为在第二晶圆的上部中制备该像素阵列，然后，在第二晶圆的上表面制备第一介质层和第二金属线路层，然后，将该第二晶圆倒置，形成背照式的像素晶片结构。

该步骤后，该第二目标晶片220的结构如图27所示，其中，像素阵列由多个像素单元221组成，其形成于第二晶圆的下表面，第二晶圆的下方制备有第一介质层2201，该第一介质层2201中形成有第二金属线路层222。此处需要注意的是，该第二金属线路层222与多个像素单元221具有电连接关系(图27中未示出)。

s2412：采用晶圆键合工艺键合将该第二晶圆键合在衬底晶圆上。

具体地，制备完成第一介质层和第二金属线路层后，对该第一介质层的下表面进行平坦化处理。可选地，对该第一介质层的下表面进行抛光处理，该抛光处理包括但不限于：化学机械抛光(chemical-mechanicalplanarization，cmp)工艺的处理。

可选地，在本申请实施例中，还对衬底晶圆的上表面进行平坦化处理，以形成一个光滑的表面。经过平坦化处理后，该衬底晶圆的上表面以及第一介质层的下表面的平坦度以及粗糙度均满足一定的阈值要求，才能够进行晶圆级的键合。

具体地，将光滑的衬底晶圆的上表面以及第一介质层的下表面贴合在一起，然后经过高温退火，使得第二晶圆和绝缘介质层的键合力增强，提高晶圆之间的键合力，该键合方法也称为热键合法(fusionbonding)。

可选地，该第二晶圆与衬底晶圆的键合还可以采用其他的晶圆级键合方法，例如各类直接键合工艺，包括但不限于：阳极键合(anodicbonding)、表面活化键合(surfaceactivatedbonding，sab)等等，还有各类通过中间层的间接键合工艺，包括但不限于：瞬态液相(transientliquidphase，tlp)键合、热压键合(thermalcompressionbonding)、粘接键合(adhesivebonding)等方法，本申请实施例对此不做具体限定。

该步骤后，该第二目标晶片220的结构如图28所示，其中，经过切割后，堆叠芯片中的衬底晶圆可以为上文装置实施例中的第二介质层2202。

s2413：对该第二晶圆的上表面进行减薄处理，其中，该像素阵列接近于减薄处理后的该第二晶圆的上表面。

具体地，可以采用机械减薄、化学减薄、化学抛光、干法刻蚀等方法对第二晶圆的衬底材料的上表面进行减薄，本申请实施例对具体的减薄方法不做任何限定。在对第二晶圆进行减薄的过程中，衬底晶圆可以起到支撑的作用。

可选地，在本申请实施例中，第二目标晶片220为像素晶片，该步骤后，该第二目标晶片220的结构如图29所示，经过减薄后的第二晶圆上表面接近第二目标晶片中的多个像素单元221。

s2414：在该像素阵列的上方制备光学组件，该光学组件包括：滤光层和/或微透镜阵列。

具体地，在像素阵列上方生长滤光层以及微透镜阵列的步骤可以参见现有技术中的制备过程，该步骤后，该第二目标晶片220的结构如图30所示，该滤光层以及微透镜阵列可以参考上文装置实施例中的滤光层227和微透镜阵列226的相关描述。

s2415：在该像素阵列的上方设置透明盖板作为支撑结构，对该衬底晶圆的下表面进行减薄处理。

具体地，在微透镜阵列上方设置透明盖板作为支撑结构，透明盖板与微透镜阵列之间为空气或者为透明介质材料。

可选地，可以采用机械减薄、化学减薄、化学抛光、干法刻蚀等方法对衬底晶圆的衬底材料的下表面进行减薄，本申请实施例对具体的减薄方法不做任何限定。在对第二晶圆进行减薄的过程中，透明盖板晶圆可以起到支撑的作用。

可选地，对该衬底晶圆的下表面进行减薄处理至该第二金属线路层接近于减薄处理后的该衬底晶圆的下表面，此时，衬底晶圆的厚度很小，例如，在10μm左右，其可以提高第二目标晶片的机械强度。

该步骤后，该第二目标晶片220的结构如图31所示，在该图中，228可以为透明介质材料，即上文装置实施例中的光传输层。若该图中，228为空气，则透明盖板229与微透镜阵列226之间还应该设置支撑装置，以支撑透镜盖板悬空设置在微透镜阵列226的上方。

继续参见图26，如图26所示，上述步骤s242还可以包括以下步骤。

s2421：对衬底晶圆的下表面进行刻蚀处理形成开孔，该开孔连接第二金属线路层，以在该第二金属线路层中形成第二焊盘。

具体地，可以采用干法刻蚀或者湿法刻蚀对衬底晶圆的下表面进行刻蚀，形成开孔，以露出第二金属线路层中的第二焊盘。

该步骤后，该第二目标晶片220的结构如图32所示，其中第二焊盘2221形成于第二金属线路层的四周区域。

进一步地，在该步骤后，执行步骤s243，在第二焊盘下方制备电连接装置。具体地，在第二焊盘下方制备凸块底层金属化ubm层，在该凸块底层金属化ubm层制备焊球或者铜柱。执行步骤s243之后，该第二目标晶片220的结构如图12所示。

可选地，在步骤s2415中，也可以对该衬底晶圆的下表面进行减薄处理至完全去除该衬底晶圆。此时，可以进一步减小第二目标晶片的厚度。

此时，如图26所示，上述步骤s242还可以包括以下步骤。

s2422：对该第一介质层的下表面进行刻蚀处理形成开孔，该开孔连接该第二金属线路层，以在该第二金属线路层中形成该第二焊盘。

进一步地，在该步骤后，执行步骤s243，在第二焊盘下方制备电连接装置。具体地，在第二焊盘下方制备凸块底层金属化ubm层，在该凸块底层金属化ubm层制备焊球或者铜柱。执行步骤s243之后，该第二目标晶片220的结构如图11所示。

可选地，在上述步骤s2415中，还可以对该衬底晶圆的下表面进行小幅度减薄，或者不对该衬底晶圆的下表面进行减薄。

在该步骤后，执行步骤s243，在第二焊盘下方制备电连接装置。具体地，在第二焊盘下方制备通孔互连结构，例如tsv，在该tsv下方制备焊球或者铜柱。执行步骤s243之后，该第二目标晶片220的结构如图13所示。

可选地，在本实施方式中，若不对衬底晶圆的下表面进行减薄，该第二目标晶片220中可以不设置透明盖板229和光传输层228。

在另一种实施方式中，该第二目标晶片为正照式结构，在该情况下，如图33所示，上述步骤s241可包括以下步骤。

s2416：在第二晶圆的上部中制备像素阵列，该像素阵列靠近于该第二晶圆的上表面，在该第二晶圆的上表面制备第一介质层和第二金属线路层。

该步骤后，该第二目标晶片220的结构如图34所示，其中，像素阵列由多个像素单元221组成，其形成于第二晶圆的上表面，第二晶圆的上方制备有第一介质层2201，该第一介质层2201中形成有第二金属线路层222。此处需要注意的是，该第二金属线路层222与多个像素单元221具有电连接关系(图34中未示出)。

s2414：在像素阵列的上方制备光学组件，该光学组件包括：滤光层和/或微透镜阵列。

该步骤后，该第二目标晶片220的结构如图35所示。

s2617：在像素阵列的上方设置透明盖板。

可选地，该步骤可以参考步骤s2415的相关描述，该步骤后，该第二目标晶片220的结构如图36所示。

上述步骤s242可包括以下步骤。

s2423：对第二晶圆的下表面进行刻蚀处理形成开孔，该开孔连接第二金属线路层，以在该第二金属线路层中形成第二焊盘。

该步骤后，该第二目标晶片220的结构如图37所示。

进一步地，在该步骤后，执行步骤s243，在第二焊盘下方制备电连接装置。具体地，在第二焊盘下方制备通孔互连结构，例如tsv，在该tsv下方制备焊球或者铜柱。执行步骤s243之后，该第二目标晶片220的结构如图14所示。

图38为另一种堆叠式芯片的制造方法的示意性流程框图。

如图38所示，该堆叠式芯片的制造方法300包括：

s310：从第一晶圆上分割出多个第一晶片

s320：从第三晶圆上分割出多个第三晶片；

s330：将多个第一晶片和第多个三晶片封装在载体中，该载体包括再布线层，该再布线层与第一目标晶片和第三目标晶片电连接。

s340：在该再布线层上方制备第一焊盘，第一焊盘通过再布线层与第一目标晶片电连接。

s350：在第二晶圆上制备第二目标晶片，并从第二晶圆上分割出第二目标晶片，第二目标晶片包括第二焊盘。

s360：焊接第一焊盘与第二焊盘，以电连接第一目标晶片和第二目标晶片。

s370：将第一目标晶片、第二目标晶片和第三目标晶片的整体进行切割，以得到一个堆叠式芯片，其中，第二目标晶片的表面面积大于第一目标晶片和第三目标晶片的表面面积之和。

具体地，上述步骤s310可以参考图25中的步骤s210，步骤s340至步骤s360可以参考图25中的步骤s230至步骤s250。

具体地，在步骤s320中，在第三晶圆上制备出多个第三晶片，该第三晶圆可以为硅晶圆等等不同材料的晶圆。

可选地，该多个第三晶片中的每个晶片可以与上述装置实施例中的第三晶片230相同。

若第三晶片为存储晶片，或者为其他领域中的芯片，其制造方法以及在晶圆上的切割方法可以参考现有技术中的相关描述，此处不再赘述。

在步骤s330中，将多个第一晶片和多个第三晶片一起封装在载体中，该载体包括再布线层，该再布线层与多个第一晶片中的第一目标晶片电连接，且与多个第三晶片中的第三目标晶片电连接。

可选地，该载体可以包括衬底晶圆、塑封料或者封装基板中的任意一种。

在一种可能的实施方式中，该载体包括衬底晶圆，在衬底晶圆上制作多个第一容置结构以及多个第二容置结构，该第二容置结构可以与第一容置结构相同，为凹槽或通孔。将该多个第三晶片固定在该多个第二容置结构中，该多个第三晶片的上表面不高于该衬底晶圆的上表面。

可选地，若第二容置结构为凹槽，将多个第三晶片放置，并固定于多个第二凹槽中。该放置和固定方法可以与将多个第一晶片放置于多个第一凹槽的方法相同，此处不再赘述。

可选地，若第二容置结构为通孔，可以通过胶层将多个第三晶片固定于多个第二通孔中，此时，可以提高多个第三晶片的散热能力。

将多个第一晶片放置在多个第一容置结构，以及多个第三晶片放置在多个第二容置结构后，在第一目标晶片和第三目标晶片上方制备再布线层，其中，该第一目标晶片可以为多个第一晶片中的任意一个晶片，第三目标晶片为第一目标晶片对应，其可以为与第一目标晶片相邻的第三晶片。多个第一晶片中每个第一晶片均有其对应的第三晶片。

在本申请实施例中，衬底晶圆可以为硅、玻璃、陶瓷或者其它任意材料，本申请实施例对此不做限定。在一种可能的实施方式中，该衬底晶圆为单晶硅晶圆。

在另一种可能的实施方式中，该载体还包括塑封料，将该多个第一晶片以及多个第三晶片封装在该塑封料中，其中，该多个第一晶片的上表面与空气接触，且该多个第一晶片的上表面不高于该塑封料的上表面，该多个第三晶片的上表面与空气接触，且该多个第三晶片的上表面也不高于该塑封料的上表面。

可选地，该塑封料具体可以为环氧树脂模塑料，或者现有技术中其它用于晶片封装的有机或者无机材料，本申请实施例对此不做具体限定。

在第三种可能的实施方式中，该载体还包括封装基板，将该多个第一晶片以及多个第三晶片封装在该封装基板内部，在该封装基板中制备该再布线层，其中，该再布线层包括多层水平设置的金属线路层以及多个垂直设置的互连结构。

可选地，该封装基板还可以其它类型的电路板，例如pcb板等等，将该多个晶片封装于封装基板的技术方案可以参见现有技术中的相关描述，此处不再赘述。

在本申请实施例中，第三目标晶片通过再布线层与第一目标晶片电连接。但第三目标晶片经过重布线层对其io端口进行重分布，换句话说，该第三目标晶片没有在载体单元上形成焊盘与第二目标晶片电连接，即第三目标晶片没有直接与第二目标晶片进行电连接。

可选地，该第三目标晶片为图像传感芯片中的内存晶片，该内存晶片包括存储电路，用于获取并存储第一目标晶片产生的电信号。

可选地，该第三目标晶片还可以为伪芯片，用于平衡该芯片加工过程中的机械应力。

图39为另一种堆叠式芯片的制造方法的示意性流程框图。

如图39所示，该堆叠式芯片的制造方法400包括：

s410：从第一晶圆上分割出多个第一晶片；

s420：从第三晶圆上分割出多个第三晶片；

s430：将多个第一晶片和多个第三晶片封装在载体中，该载体包括再布线层，该再布线层与第一目标晶片和第三目标晶片电连接。

s440：在该再布线层上方制备第一焊盘和第三焊盘，第一焊盘通过再布线层与第一目标晶片电连接，第三焊盘通过再布线层与第三目标晶片电连接。

具体地，制备第三焊盘和制备第一焊盘的过程近似，该第三焊盘分布于在再布线层上方的四周区域，用于与第三目标晶片电连接。

s450：在第二晶圆上制备第二目标晶片，并从第二晶圆上分割出第二目标晶片，第二目标晶片包括第二焊盘和第四焊盘。

具体地，该第四焊盘的形成过程与第二焊盘相同，均为第二目标晶片的第二金属线路层中的焊盘，区别仅在于第四焊盘与第三目标晶片的焊盘连接，而第二焊盘与第一目标晶片的焊盘连接，该第二焊盘和第四焊盘可以用于输出相同的电信号。

s460：焊接第一焊盘与第二焊盘，以电连接第一目标晶片和第二目标晶片，焊接第三焊盘与第四焊盘，以电连接第三目标晶片和第二目标晶片。

s470：将第一目标晶片、第二目标晶片和第三目标晶片的整体进行切割，以得到一个堆叠式芯片，其中，第二目标晶片的表面面积大于第一目标晶片和第三目标晶片的表面面积之和。

在本申请实施例中，第三目标晶片通过再布线层与第一目标晶片电连接。且第三目标晶片经过再布线层对其io端口进行重分布，该第三目标晶片通过在布线层在载体单元上形成第三焊盘与第二目标晶片电连接。

可选地，该第三目标晶片为图像传感芯片中的内存晶片，该内存晶片包括存储电路，用于获取并存储第一目标晶片和/或第二目标晶片产生的电信号。

如图40所示，本申请实施例还提供了一种图像传感器30，该图像传感器30可以包括上述申请实施例的堆叠式芯片20。

具体地，该堆叠式芯片20为一种堆叠式图像传感芯片，用于接收光信号并将光信号转化得到电信号，可选地，该堆叠式图像传感芯片经过封装等后续加工工艺可以形成图像传感器，该图像传感器30还可以包括其它的电学、光学或者机械元件，本申请实施例对此不做限定。

如图41示，本申请实施例还提供了一种电子设备40，该电子设备40可以包括上述申请实施例的堆叠式芯片20。

可选地，该堆叠式芯片20可以为一种图像传感芯片，应用于各种移动终端的拍摄装置中，例如手机的前置或者后置摄像头、数码相机等等。

该电子设备还可以包括镜头、光路引导结构等光学装置。

应理解，本申请实施例中的具体的例子只是为了帮助本领域技术人员更好地理解本申请实施例，而非限制本申请实施例的范围。

应理解，在本申请实施例和所附权利要求书中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请实施例。例如，在本申请实施例和所附权利要求书中所使用的单数形式的“一种”、“上述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。

在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本申请实施例方案的目的。

另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：u盘、移动硬盘、只读存储器(read-onlymemory，rom)、随机存取存储器(randomaccessmemory，ram)、磁碟或者光盘等各种可以存储程序代码的介质。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。