半导体装置的制作方法

1.本实用新型涉及一种半导体装置及其制造方法，特别是涉及一种动态随机存取存储器(dynamic random access memory,dram)及其制造方法。


背景技术：

2.动态随机存取存储器(dynamic random access memory,dram)为一种挥发性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,wl)与位线(bit line,bl)，可定位至每一存储单元以控制其数据的存取。
3.为了获得更高的集密度，动态随机存取存储器的结构已朝向三维(three-dimensional)发展，例如采用埋入式字线栅极(buried wordline gate)以及堆叠式电容(stacked capacitor)架构。随着存储单元的排列越来越紧密，如何确保存储单元之间的电性隔离以减少信号串扰现象，为本领域重要的研究项目。


技术实现要素：

4.本实用新型目的在于提供一种半导体装置及其制造方法，其在有源区之间的隔离结构正下方设置绝缘垫层，可提高电性隔离的效果，减少信号串扰现象。
5.本实用新型一实施例提供了一种半导体装置，包括一衬底，其包括多个互相平行并且排列成阵列的有源区。一隔离结构，位于所述多个有源区之间。一埋入式字线，位于所述衬底中并且切过所述隔离结构和所述多个有源区。一绝缘垫层，设置在所述埋入式字线正下方的所述衬底中，并且位于所述多个有源区的相邻端部之间，其中所述绝缘垫层的底面低于所述隔离结构的底面。
6.本实用新型一实施例提供了一种半导体装置的制造方法，包括以下步骤。首先提供一衬底，接着于所述衬底中形成一隔离沟槽，以于所述衬底中定义出多个有源区。然后形成一第一介质层填充所述隔离沟槽，其中所述第一介质层包括多个深孔，分别位于所述多个有源区的相邻端部之间。接下来，进行一蚀刻工艺，使所述多个深孔往下延伸至所述衬底中至低于所述隔离沟槽的底面，再形成一第二介质层填充所述多个深孔。后续，形成一字线沟槽，切过所述第一介质层、所述第二介质层和所述多个有源区，其中所述第二介质层剩余的部分形成位于所述字线沟槽下方的多个绝缘垫层。之后，于所述字线沟槽内形成一埋入式字线。
附图说明
7.所附图示提供对于此实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。须注意的是所有图示均为示意图，以说明和制
图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
8.图1至图9为本实用新型一实施例之半导体装置的制造方法的步骤示意图，其中图1、图3和图7为平面图，图2、图4、图5、图6、图8和图9的左侧为沿着平面图中bb’切线的剖面图，右侧为沿着平面图中aa’切线的剖面图。
9.图10为本实用新型另一些实施例之半导体装置的剖面图。
10.其中，附图标记说明如下：
11.10
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衬底
12.12
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有源区
13.13
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硬遮罩层
14.14
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隔离沟槽
15.20
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第一介质层
16.20a
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隔离结构
17.22
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深孔
18.30
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第二介质层
19.30a
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绝缘垫层
20.40
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字线沟槽
21.42
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栅极电介质层
22.44
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导电层
23.46
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盖层
24.e1
ꢀꢀꢀꢀꢀꢀꢀꢀ
蚀刻工艺
25.wl
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埋入式字线
26.bg
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埋入式栅极部
27.pg
ꢀꢀꢀꢀꢀꢀꢀꢀ
通过栅极部
28.aa'
ꢀꢀꢀꢀꢀꢀꢀ
切线
29.bb'
ꢀꢀꢀꢀꢀꢀꢀ
切线
30.d1
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方向
31.d2
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方向
32.d3
ꢀꢀꢀꢀꢀꢀꢀꢀ
方向
33.w1
ꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
34.w2
ꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
35.w3
ꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
36.w4
ꢀꢀꢀꢀꢀꢀꢀꢀ
宽度
37.a
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夹角
38.r1
ꢀꢀꢀꢀꢀꢀꢀꢀ
深度
39.r2
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深度
40.r
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
深度差
具体实施方式
41.为使熟习本实用新型所属技术领域之一般技艺者能更进一步了解本实用新型，下文特列举本实用新型之优选实施例，并配合所附图示，详细说明本实用新型的构成内容及所欲达成之功效。须知悉的是，以下所举实施例可以在不脱离本实用新型的精神下，将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
42.请参考图1至图9，为本实用新型一实施例之半导体装置的制造方法的步骤示意图。首先，如图1和图2所示，提供由半导体材料构成之衬底10，例如可为硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底或硅覆绝缘(silicon-on-insulator,soi)衬底，但不限于此。衬底10可包括第一导电型的掺杂而形成具有第一导电型的井区。根据本实用新型一实施例，第一导电型为p型，适用的p型掺杂例如硼(b)、铝(al)、镓(ga)，但不限于此。图1标示的方向d1和方向d2为沿着衬底10的平面并且互相垂直的方向。衬底10的表面上可设有一硬遮罩层13，例如一氮化硅层，但不限于此。接着，对衬底10进行蚀刻工艺，以在衬底10中形成隔离沟槽14，以定义出多个有源区12，其中各有源区12为长条状，长轴沿着方向d3延伸，并且互相平行排列成阵列。根据本实用新型一实施例，方向d3不同于方向d1和方向d2，与方向d1之间包括介于30度至75度之间的夹角。图1的aa’切线为沿着方向d3延伸切过有源区12的切线，bb’切线为沿着方向d2延伸切过有源区12的切线。参考图2右侧图例，位于有源区12相邻端部之间的隔离沟槽14在aa’切线方向上可具有宽度w1。从衬底10表面算起，隔离沟槽14可具有深度r1。
43.如图3和图4所示，接着于衬底10上形成第一介质层20，并控制第一介质层20的厚度为足够填满有源区12的侧壁之间的隔离沟槽14但不填满有源区12相邻端部之间的隔离沟槽14，从而在有源区12的相邻端部之间形成深孔22。需特别说明的是，图3绘示出有源区12的轮廓是为了理解深孔22和有源区12的相对位置，应理解图3的有源区12在此时是全面性地被第一介质层20覆盖。第一介质层20是由电介质材料构成，例如氧化硅、氮化硅、氮氧化硅，或上述材料之组合，但不限于此。根据本实用新型一实施例，第一介质层20是由氧化硅构成。可通过沉积工艺(例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺)来形成第一介质层20，或者可通过氧化制作工艺(例如热氧化或临场蒸气氧化工艺)来氧化衬底10以形成第一介质层20。参考图4右侧图例，深孔22在aa’切线方向上可包括宽度w2。由于第一介质层20覆盖在隔离沟槽14侧壁上，因此宽度w2小于宽度w1。
44.如图5所示，接着进行蚀刻工艺e1，以延伸深孔22的深度至所述衬底10中。蚀刻工艺e1可为多阶段蚀刻，例如先进行第一阶段蚀刻，利用干蚀刻工艺各向异性地蚀刻移除硬遮罩层13表面上的第一介质层20以及深孔22底部处的第一介质层20，直到显露出硬遮罩层13表面以及深孔22底部处的衬底10表面。接着，再进行第二阶段蚀刻，利用干蚀刻工艺或者改用湿蚀刻工艺，通过深孔22选择性地蚀刻衬底10显露出来的部分，从而使深孔22的底部往下延伸至衬底10中，使深孔22的底面会低于隔离沟槽14的底面。第二阶段蚀刻期间，硬遮罩层13及第一介质层20可保护衬底10的其他部分，不会被蚀刻。蚀刻工艺e1后，深孔22从衬底10表面算起可具有深度r2，深度r2与隔离沟槽14的深度r1之间具有深度差r。根据本实用新型一实施例，深度差r可介于深度r1的1/5至1/10之间，但不限于此。蚀刻工艺e1后，可进行另一选择性蚀刻工艺将硬遮罩层13自衬底10表面移除，或者可保留硬遮罩层13作为后续平坦化工艺的研磨停止层或研磨缓冲层。如图5所示，第一介质层20留在隔离沟槽14中的部
份成为隔离结构20a。深孔22四周仍是被隔离结构20a包围住，不会显露出有源区12的端部侧壁。
45.如图6所示，接着可进行沉积工艺(例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺)，于衬底10上形成第二介质层30并使第二介质层30填入深孔22，然后进行平坦化工艺或蚀刻工艺，移除深孔22外多余的第二介质层30。第二介质层30是由电介质材料构成，例如氧化硅、氮化硅、氮氧化硅或者其他电介质材料。根据本实用新型一实施例，第二介质层30和第一介质层20包括不同材料，例如第一介质层20包括氧化硅时，第二介质层30可包括氮化硅。可选择使第二介质层30包括中性或特定导电型的掺杂，以作为固态掺杂(solid state doping,ssd)来源层。在一些实施例中，第二介质层30可包括中性的掺杂，例如碳(c)。在一些实施例中，第二介质层30可包括第二导电型(例如n型)的掺杂，例如磷(p)、砷(as)，但不限于此。
46.如图7和图8所示，接着对衬底10进行蚀刻工艺，形成多条平行的字线沟槽40，分别沿着方向d1延伸且切过有源区12、隔离结构20a(第一介质层20)以及位于深孔22中的第二介质层30，获得位于字线沟槽40正下方并且沿着字线沟槽40排列的绝缘垫层30a。如图8左侧图例所示，由于衬底10、第一介质层20、第二介质层30的蚀刻率的差异，字线沟槽40的底面会具有凹凸轮廓，其中绝缘垫层30a及隔离结构20a的部分会较衬底10的部分下陷，也就是说绝缘垫层30a及隔离结构20a的顶面与衬底10的表面不共平面。如图8右侧图例所示，字线沟槽40的深度小于隔离沟槽14的深度，隔离沟槽14的底面低于字线沟槽40的底面。字线沟槽40在aa’切线方向上可包括宽度w3。本实施例中，宽度w3小于隔离沟槽14的宽度w1并且大于深孔22的宽度w2，在这情况下绝缘垫层30a两侧的有源区12端部侧壁可仍被隔离结构20a覆盖而不会从字线沟槽40显露出来。在其他实施例中当宽度w3大致上等于或略大于隔离沟槽14的宽度w1时，绝缘垫层30a两侧的有源区12端部可自字线沟槽40显露出来。绝缘垫层30a是由填充在深孔22底部处的第二介质层30构成，具有宽度w2。绝缘垫层30a的上半部侧壁与隔离结构20a直接接触，下半部侧壁和底面则与衬底10直接接触。在一些实施例中，可于形成字线沟槽40之后进行一回火步骤(anneal)，以将绝缘垫层30a的掺杂趋入至衬底10中，形成掺杂区36b。掺杂区36b可具有第二导电型，例如n型。掺杂区36b与衬底10的井区具有相反的导电型。
47.如图9所示，接着可进行沉积工艺(例如化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺)，沿着字线沟槽40的侧壁和底面形成栅极电介质层42，然后于形成导电层44和盖层46填满字线沟槽40，获得埋入式字线wl。栅极电介质层42的材料可包括氧化硅、氮化硅、高介电常数(high-k)介电材料，或上述材料之组合，但不限于此。导电层44的材料可包括钛(ti)、钨(w)、铝(al)、铜(cu)、金(au)、功函数金属(work function metal)、低阻值金属(low resistance metal)，或上述材料之组合，但不限于此。盖层46可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅，或上述材料之组合，但不限于此。在一些实施例中，栅极电介质层42和导电层44之间可包括一阻障层(图未示)，材料可包括钛(ti)、氮化钛(tin)、钽(ta)、氮化钽(tan)、氮化钨(tiw)，或上述材料之组合，但不限于此。
48.制程至此，即获得本实用新型之半导体装置，其可用来制作动态随机存取存储器。埋入式字线wl切过有源区12相邻端部之间的部分又被称为通过栅极部(passing gate)pg，切过有源区12内部的部分又被称为埋入式栅极部(buried gate)bg。埋入式栅极部bg控制
存储单元晶体管电流的导通和截止，通过栅极部pg用于串接各存储单元。随着存储单元尺寸持续微缩，有源区12的间距也越来越紧密，使得埋入式字线wl在多次读写后其通过栅极部pg容易在有源区12的端部形成寄生元件，其产生的漏电流会导致存储单元间信号串扰的问题。本实用新型在埋入式字线wl的通过栅极部pg的正下方设置比隔离结构20a更深的绝缘垫层30a，可减少相邻存储单元间的漏电流，进而改善信号串扰的问题。在一些实施例中，还可利用固态掺杂(ssd)技术在绝缘垫层30a周围形成掺杂区36b，其与衬底10(阱区)具有相反导电型，藉此形成空乏区(depletion region)以更提高电性隔离的效果。
49.请参考图10，为本实用新型另一些实施例之半导体装置的剖面图。绝缘垫层30a是由填充在深孔22底部处的第二介质层30构成，因此可通过调整蚀刻工艺e1的参数来制作出不同形状和尺寸的深孔22，从而获得具有不同剖面轮廓的绝缘垫层30a。举例来说，如图10上侧图例所示，可调整蚀刻工艺e1的第二阶段蚀刻的干蚀刻工艺或湿蚀刻工艺参数，使深孔22的底面具有弧形轮廓，因此制得之绝缘垫层30a的底面可具有弧形轮廓。如图10下侧图例所示，可在第二阶段蚀刻进行湿蚀刻工艺，并使用包括氢氧化四甲铵(tetramethylammonium hydroxide,tmah)、氢氧化钾(potassium hydroxide,koh)及/或乙二胺-邻苯二酚(ethylenediamine pyrocatechol,edp)等蚀刻剂来蚀刻衬底10(例如硅衬底)，从而使深孔22的底部侧壁会沿衬底10的特定结晶面而具有菱形或钻石型剖面轮廓，后续制得之绝缘垫层30a也随之具有菱形或钻石型剖面轮廓。在一些实施例中，绝缘垫层30a的侧壁与平行于衬底10表面的方向之间可包括大约54.7度的夹角a。在一些实施例中，湿蚀刻工艺的侧向蚀刻可使绝缘垫层30a最宽处的宽度w4大于埋入式字线wl的宽度w3。其他本文未举例的绝缘垫层30a的形状，也应涵盖在本实用新型的范围内。
50.以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。