一种非对称FinFET结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件结构及其制造方法，具体地，涉及一种非对称FinFET结构及其制造方法。
技术背景
[0002]随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
[0003]在FinFET结构中，为了增强栅对沟道的控制能力，更好的抑制短沟道效应，希望Fin沟道部分越窄越好。然而，在沟道厚度小于1nm以后，由于载流子迁移率随着沟道厚度的减小而降低，器件性能会受到较严重的影响，特别地，在靠近源端的沟道部分所受影响尤为严重，而在漏端，由于高场饱和作用的影响，沟道宽度对迁移率的影响不起主要作用。
[0004]漏端感应势鱼降低效应(Drain Induct1n Barrier Lower)是短沟道器件中存在的一种非理想效应，即当沟道长度减小，源漏电压增加而使得源区和漏区PN结耗尽区靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源端势垒高度降低，从而使源区注入沟道的载流子数目增加，漏端电流增大。随着沟道长度的进一步减小，DIBL的影响越来越严重，使晶体管阈值电压降低，器件电压增益下降，同时也限制了超大规模集成电路集成度的提高。为了降低DIBL的影响，希望沟道宽度，尤其是靠近漏端的沟道宽度越窄越好。
[0005]因此，为了平衡沟道宽度对载流子迁移率和DIBL效应的影响，优化器件性能，本发明提供了一种非对称FinFET结构及其制作方法，其沟道区靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍，且其薄沟道部分的长度是厚沟道部分的长度的I至3倍。也就是说，在靠近源端的地方，主要考虑沟道宽度对迁移率的影响，沟道宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，沟道宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
【发明内容】
[0006]本发明提供了一种非对称FinFET结构及其制作方法，有效抑制了器件的短沟道效应，提高了器件性能。具体地，本发明提供了一种非对称FinFET的制造方法，包括:
[0007]a.提供衬底；
[0008]b.在所述衬底上形成鳍片，所述鳍片的宽度为第二沟道宽度；
[0009]c.进行浅沟槽隔离；
[0010]d.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
[0011]e.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
[0012]f.移除伪栅叠层，露出沟道部分；
[0013]g.在沟道顶部形成刻蚀停止层；
[0014]h.在源端一侧的半导体结构上覆盖光刻胶；
[0015]1.沿沟道两侧垂直于沟道侧表面方向对未被光刻胶覆盖的沟道进行减薄，直至得到第一沟道宽度；
[0016]j.移除刻蚀停止层。
[0017]其中，在步骤g中，所述刻蚀停止层的形成方式可以是在沟道顶部形成P型重掺杂区域。所述重掺杂区域的形成方式为离子注入，所述离子注入的元素为BF2，掺杂浓度为lel9cm_3 ?5el9cm_3,注入深度为 10nm。
[0018]其中，可选的，所述步骤g可以在步骤b前进行，即可在形成鳍片之前在沟道上方形成刻蚀停止层。其中，所述刻蚀停止层的形成方式可以是淀积掩膜版。
[0019]其中，在步骤h中，所述半导体结构上被光刻胶覆盖的范围为沟道距离源端I /4?I/ 2沟道长度处至源端边界。
[0020]其中，在步骤i中，所述沟道减薄方法可以对暴露的沟道侧面进行各向同性刻蚀。
[0021]其中，在步骤i中，所述沟道减薄方法可以是对暴露的沟道侧面进行氧化。
[0022]本发明还提供了一种非对称FinFET的制造方法，包括:
[0023]a.提供衬底；
[0024]b.在沟道顶部形成盖帽层；
[0025]c.在所述衬底上形成鳍片，所述鳍片的宽度为第一沟道宽度；
[0026]d.进行浅沟槽隔离；
[0027]e.在所述鳍片中部的沟道上方和侧面形成伪栅叠层，在鳍片两端分别形成源漏区；
[0028]f.淀积层间介质层以覆盖所述伪栅叠层和所述源漏区，进行平坦化，露出伪栅叠层；
[0029]g.移除伪栅叠层，露出沟道部分；
[0030]h.在靠近漏端的沟道侧面形成掩膜；
[0031]1.沿沟道两侧垂直于沟道侧表面方向对未被掩膜覆盖的沟道进行选择性外延，直至得到第二沟道宽度；
[0032]j.移除盖帽层。
[0033]其中，可选的，在步骤b中，所述盖帽层的形成方式可以是淀积掩膜版。
[0034]其中，在步骤h中，所述半导体沟道上未被掩膜覆盖的范围为沟道距离源端I /4?I/ 2沟道长度处至源端边界。
[0035]其中，所述第一沟道宽度为5?1nm,所述第二沟道宽度为10?20nm。
[0036]其中，在步骤j之后，还包括:p.依次淀积栅介质材料、功函数调节材料以及栅极金属材料。
[0037]相应地，本发明提供了一种非对称FinFET结构，包括:
[0038]半导体衬底；
[0039]位于所述衬底上的鳍片；
[0040]位于所述衬底上方，鳍片两侧的浅沟槽隔离；
[0041]覆盖所述浅沟槽隔离的层间介质层；
[0042]覆盖所述鳍片中部的栅极叠层；
[0043]位于所述鳍片两端的源漏区；
[0044]以及位于所述鳍片中部，所述栅极叠层下方的沟道区；
[0045]其中，所述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。
[0046]根据本发明提供的非对称FinFET结构，在鳍片沟道部分靠近源端的地方，主要考虑沟道宽度对迁移率的影响，宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
【附图说明】
[0047]图1、图2、图3、图4、图6、图8、图9和图12示意性地示出形成根据本发明中实施例一中各阶段半导体结构的三维等角图。
[0048]图5、图7、图10和图13示意性地示出形成根据本发明中实施例一中各阶段半导体结构的剖面图。
[0049]图11为图10中半导体鳍片结构的所对应的俯视图。
[0050]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0051]如图12所示，本发明提供了一种FinFET结构，包括:半导体衬底101 ；
[0052]位于所述衬底101上的鳍片102 ；
[0053]位于所述衬底101上方，鳍片102两侧的浅沟槽隔离103 ；
[0054]覆盖所述浅沟槽隔离103的层间介质层105 ；
[0055]覆盖所述鳍片102中部的栅极叠层；
[0056]位于所述鳍片102两端的源漏区；
[0057]以及位于所述鳍片102中部，所述栅极叠层下方的沟道区300 ；
[0058]其中，所述沟道区300靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍。
[0059]其中，所述厚沟道部分的长度是沟道总长度的I / 4?2 / 3。
[0060]衬底101包括硅衬底(例如硅晶片)。其中，衬底101可以包括各种掺杂配置。其他实施例中衬底101还可以包括其他基本半导体，例如锗或化合物半导体，例如碳化硅、砷化镓、砷化铟或者磷化铟。典型地，衬底101可以具有但不限于约几百微米的厚度，例如可以在400um-800um的厚度范围内。
[0061]鳍片102通过刻蚀衬底101形成，与衬底101具有相同的材料和晶向，通常，鳍片102的长度为80nm?200nm,厚度为为30nm?50nm。源漏区位于鳍片102两端，具有相同的长度。沟道位于鳍片102中部，源漏区之间，在本发明中，述沟道区靠近源端部分的厚度是靠近漏端部分的厚度的I至3倍，其中，所述厚沟道部分的长度是沟道总长度的I / 4?2 / 3。本发明提供的非对称FinFET结构，在鳍片沟道部分靠近源端的地方，主要考虑沟道宽度对迁移率的影响，宽度较大；而在靠近漏端的地方，由于沟道宽度对载流子迁移率的影响不大，因此为了降低DIBL的影响，宽度较小。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，提高了器件性能。
[0062]栅介质层107优选材料为氮氧化硅，也可为氧化硅或高K材料。其等效氧化厚度为 0.5nm ?5nm。
[0063]栅结构包括导电的栅极叠层和一对位于该栅极叠层两侧的绝缘介质侧墙201和201。栅极叠层可以只为金属栅极，也可以为金属/多晶硅复合栅极，其中多晶硅上表面上具有硅化物。
[0064]以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似