的MOSFET晶体管单元201与所述边缘结构一起形成于衬底203中。而且，晶体管单元201不仅仅局限于以上说明的垂直型沟槽栅晶体管单元，也可以是横向晶体管单元或者平面栅晶体管单元。
[0043]根据本公开各实施例及其变形实施方式的场效应晶体管的有益效果不应该被认为仅仅局限于以上对各实施例的描述中所提及的。根据本公开各实施例的提及及其它未提及的有益效果可以通过阅读本公开的详细说明及研宄各实施例的附图被更好地理解。
[0044]图8A至8G示出了根据本公开一个实施例的制造场效应晶体管(例如20或30)的方法中部分阶段的流程示意图。
[0045]参考图8A，提供具有第一导电类型(例如:图8A的实施例中不意为N型)的半导体衬底203。根据本公开的一个示例性实施例，该半导体衬底203可能包括掺杂浓度较重(例如:图8A的实施例中示意为N+掺杂)的基底部分2031和掺杂浓度相对较轻(例如:图8A的实施例中示意为N_掺杂)的外延层部分2032。该半导体衬底203可以划分为有效单元区域21和边缘区域22 (可以参见图4和图7的示意)。本领域的技术人员应该理解，图8A-8G仅示意出了场效应晶体管20的整个晶片的一部分在制作过程中的剖面示意图，可以认为图8A-8G中的纵向剖面示意图对应于图4中AA’剖面线所示的部分。
[0046]接下来参考图8B，在半导体衬底203的有效单元区域21中形成栅沟槽2051，用于制作晶体管单元201的栅区205。根据本公开的一个示例性实施例，形成该栅沟槽2051的步骤可以包括:在半导体衬底203上形成掩膜层，并以需要形成的栅区205的图案为参考对掩膜层构图，露出衬底203的用于制造栅区205的部分；以构图后的掩膜层作掩蔽，对衬底203构图(例如通过刻蚀衬底203)在有效单元区域21中形成栅沟槽2051。图8B中示意出了多个栅沟槽2051，当然根据栅沟槽2051的数量可以根据实际需求而定，也包括一个的情况。根据本公开的一个示例性实施例，在形成栅沟槽2051的同时，还可以在边缘区域22中形成至少一个总线沟槽2091用于制作槽型栅总线单元209，以及多个隔离沟槽2021用于形成多个隔离单元202。如此可以节省工艺步骤。本领域的技术人员应该理解，在其它实施例中栅沟槽2051、总线沟槽2091和隔离沟槽2021也可以不在同一步骤形成。根据本公开的一个实施例，每个隔离沟槽2021可以具有隔离沟槽宽度Wl和隔离沟槽深度Dl，每个栅沟槽2051可以具有栅沟槽宽度W2和栅沟槽深度D2，总线沟槽2091可以具有总线沟槽宽度W3和总线沟槽深度D3。在一个实施例中，总线沟槽宽度W3大于栅沟槽宽度W2，即W3>W2。在一个实施例中，隔离沟槽宽度Wl大于栅沟槽宽度W2和总线沟槽宽度W3，及W1>W2且W1>W3。在一个实施例中，隔离沟槽深度Dl、栅沟槽深度D2和总线沟槽深度D3基本相等，正如图8B所示意，Dl ^ D2 ^ D3。在其它实施例中隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3也可以不相等。
[0047]接下来参考图SC，在栅沟槽2051的底部和侧壁上形成覆盖其底部和侧壁的栅电介层2052。在一个实施例中，栅介电层2052可以通过热氧化生长成硅氧化物形成。根据本公开的一个实施例，在形成栅介电层2052的同时，还可以在总线沟槽2091的侧壁和底部形成总线介电层2092，并在每个隔离沟槽2021的底部和侧壁形成介电层2022。这样可以节约工艺步骤和生产成本。在这种情况下，栅介电层2052、总线介电层2092和介电层2022可以包括同一种隔离材料，例如均为通过热氧化生长形成的硅氧化物。然而这并不用于对本公开进行限定，在其它实施例中，栅介电层2052、总线介电层2092和介电层2022包括不同的介电材料，也可以不在同一工艺步骤同时形成。接下来仍参考图SC，在栅沟槽2051和半导体衬底203的上表面SI上形成导电层(例如:多晶硅层)直至该导电层超过上表面SI设定的厚度，以便将栅沟槽2051充分填满。根据本公开的一个实施例，在栅沟槽2051中填充导电层的同时，还在总线沟槽2091和每个隔离沟槽2021中填充该导电层，使总线沟槽2091充分填满，而每个隔尚沟槽2021被部分填充，如图8C所不，每个隔尚沟槽2021的中间部分未填满。隔离沟槽2021可以被部分填充是因为其隔离沟槽宽度Wl比栅沟槽2051和总线沟槽2091的宽度大。
[0048]接下来参考图8D，去除超出半导体衬底203的上表面SI的导电层(例如通过多晶硅回蚀)以使半导体衬底203的上表面SI露出并平坦化，从而在每个栅沟槽2051中填满独立的栅导电层2053，并在总线沟槽2091中填满独立的总线导电层2093。在去除上表面SI上的半导电层的同时，位于每个隔离沟槽2021的中间部分的导电层也去除，从而在每个隔离沟槽2021中形成紧靠其内侧壁(例如图8D中每个隔离沟槽的左侧壁)的第一导电侧墙2023和紧靠其外侧壁(例如图8D中每个隔离沟槽的右侧壁)的第二导电侧墙2024，并露出每个隔离沟槽2021的底部的中间部分。因而，每个隔离沟槽2021中的第一隔离侧墙2023和第二隔离侧墙2024由它们之间的空隙分开。在示出的实施例中，经过图8D示意的步骤后，实质上已完成栅区205和槽型栅总线单元209的制作。图示的多个槽型栅区205事实上由横向的第一槽型栅连接部彼此电连接(图8D中以虚线示意这种电连接关系)，该第一槽型栅连接部可以具有与栅区205和/或槽型栅总线单元209相同的结构，并可采用相同的工艺步骤形成。根据本公开的一个实施例，在形成栅区205和栅总线单元209的同时，还形成多个第二槽型栅连接部，将所述多个槽型栅区205与栅总线单元209电连接(即，将栅导电层2053与总线导电层2093电连接，图8D以虚线示意这种电连接关系)。该多个第二槽型栅连接部也可以具有与栅区205或者栅总线单元209相同的结构，并在同样的工艺步骤下形成。
[0049]接下来参考图8E，在每个隔离沟槽2021的底部下方的半导体衬底203中(例如图SE示意为在衬底的外延层2023中)形成保护环区2026，每个保护环区2026具有第二导电类型(例如图8E示意为P型)。作为一个示例，每个保护环区2026可以通过从每个隔离沟槽2021的底部露出的中间部分(即从第一隔离侧墙2023和第二隔离侧墙2024之间的所述空隙)向衬底203中进行第二导电类型的离子注入形成。根据本公开的一个实施例，仍参考图8E，在形成保护环区2026的同时，可以自半导体衬底203的上表面SI向半导体衬底203中通过第二导电类型的离子注入形成体区204。该体区204具有体区深度D4，体区深度D4可以小于隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3，即D4 < D1、D4< D2、D4 < D3。因而，栅沟槽2051将该体区204位于有效单元区域21中的部分分隔为多个有效体区2041，隔离沟槽2021则将该体区204位于边缘区域22中的部分分隔为多个悬浮体区2042。根据本公开实施例的方法，进行第二导电类型离子注入形成保护环区2026和体区204时无需采用额外的掩膜层遮挡，因而节省了工艺步骤和成本。
[0050]接下来参考图8F，采用构图后的源区掩膜层(图8F中未示出)作掩蔽，在所述半导体衬底203中进行具有第一导电类型的源区离子注入，以在有效单元区域21的有效体区2041中在每个槽型栅区205的两侧形成晶体管单元201的源区206。本领域的普通技术人员应该理解，图8F的离子注入步骤后还包括去掉源区掩膜层并进行离子扩散的步骤。
[0051]接下来参考图8G，在每个隔离沟槽2021的空隙中形成填充该空隙的隔离介电层2025。接下来在衬底203上表面形成覆盖整个上表面SI的层间介电层210。在一个实施例中，隔离介电层2025和层间介电层210可以包括同样的隔离材料(例如硅氧化物)并可以在同一步骤中形成以节省工艺步骤。接下来仍才考图8G，在层间介电层210中形成针对栅总线单元209的多个第一通孔2111和针对晶体管单元201的多个第二通孔2112。所述多个第一通孔2111位于位于栅总线单元209上方，所述多个第二通孔2112分别位于每个源区206的上方。接下来仍参考图8G，在层间介电层210上形成栅极金属207和源极金属208，使所述栅极金属207位于边缘区域22上方，所述源极金属208位于有效单元区域21上方，所述栅极金属207和所述源极金属208之间具有隔离间隙。根据本公开的一个实施例，栅极金属207通过所述多个第一通孔2111耦接栅总线单元209，从而耦接至晶体管单元201的栅区205。源极金属208通过所述多个第二通孔2112耦接晶体管单元201的源区206。根据本公开的一个示例性实施例，栅极金属207可以横向延伸以遮盖所述多个隔离单元202中最内侧隔离单元202的隔离沟槽2021的大部分或全部。
[0052]根据本公开的一个变型实施例，返回图SB所示意的步骤，在形成栅沟槽2051或总线沟槽2091的同时还可以在所述边缘区域22中形成用于连接所述至少一个总线沟槽2091至最内侧隔离沟槽2021的横向连接沟槽，该横向连接沟槽具有与栅沟槽2051或总线沟槽2091相同的结构。在这一示例性实施例中，在图SC示意的步骤，将该横向连接沟槽的底部和侧壁布满介电层(例如与栅介电层2052或总线介电层2092具有相同的材料)并且之后采用导电层将该横向连接沟槽填充。在接下来图8D示意的去除多余导电层的步骤后，形成横向槽型连接部31 (请参考图6示意)以将槽型栅总线单元209电耦接至最内侧的隔离沟槽2021从而将总线导电层2093与该起始隔离沟槽2021中的第一导电侧墙2023电气耦接。参考图SE至图SG示意的后续步骤均不变，这样便形成图6实施例示意的场效应管30。
[0053]以上基于图8A-8G对根据本公开实施例的形成场效应晶体管的制造过程的说明，并不用于将本公开限制在如上所描述的各【具