用于封装应用的两步模塑研磨的制作方法
【专利说明】用于封装应用的两步模塑研磨
[0001]优先权请求
[0002]本申请要求于2013年12月30日提交的标题为“Two Step Molding Grinding forESD Protect1n”的序列号为N0.61/922，002的美国临时申请的优先权，该申请结合于此作为参考。
技术领域
[0003]本发明总体涉及半导体领域，更具体地，涉及半导体封装技术。
【背景技术】
[0004]半导体器件应用于多种电子应用，诸如应用于个人计算机、手机、数码相机以及其他电子设备。半导体器件通常通过以下方式制造:在半导体衬底上顺序沉积绝缘层或介电层、导电层及半导体材料层；并且使用光刻将多个材料层图案化以在其上形成电路组件和元件。
[0005]由于多种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的提高，半导体工业经历了快速发展。在多数情况下，集成度的这种提高源自对半导体工艺节点的缩小(例如，使工艺节点朝向次20nm节点缩小)。随着最近对小型化、更高速度和更大带宽及更低能耗和更小延时的需求的增长，增加了对更小且更具创造性的半导体管芯的封装技术的需求。
【发明内容】
[0006]根据本发明的一个方面，提供了一种方法，包括:将管芯安装到衬底的顶面以形成器件；将管芯和衬底的顶面密封在模塑料中，模塑料具有位于管芯上方的第一厚度；去除模塑料中位于管芯上方的部分厚度但非全部厚度；对器件执行进一步处理；以及去除模塑料中位于管芯上方的剩余厚度。
[0007]优选地，进一步处理包括在衬底的底面上形成电连接件。
[0008]优选地，电连接件是可控塌陷芯体片连接件。
[0009]优选地，该进一步处理包括重新研磨衬底的底面并且在研磨后的表面上形成电连接件。
[0010]优选地，该方法还包括:将器件安装到第二衬底上。
[0011]优选地，第二衬底是印刷电路板。
[0012]优选地，在去除模塑料中位于管芯上方的部分厚度但非全部厚度之后，模塑料的剩余厚度大于30 μ m。
[0013]优选地，该方法还包括:在去除模塑料中位于管芯上方的剩余厚度之后，将散热片粘附至管芯和模塑料。
[0014]优选地，在去除模塑料中位于管芯上方的剩余厚度之后，管芯和模塑材料具有基本共面的表面，表面位于衬底的远端。
[0015]根据本发明的另一方面，提供了一种方法，包括:将第一管芯的有效表面附接至第一衬底的第一侧以形成管芯封装件；通过模塑材料密封第一管芯和衬底的第一侧，模塑材料具有从模塑材料的第一表面至第一管芯的背面的第一厚度，背面与有效表面相对；对模塑材料的第一表面执行第一平坦化步骤以具有从模塑材料的第一表面至第一管芯的背面的第二厚度，第二厚度小于第一厚度；将模塑材料的第一表面附接至载体衬底；在第一衬底的第二侧上方形成电连接件；去除载体衬底；以及对模塑材料的第一表面执行第二平坦化步骤，以去除位于第一管芯的背面上方的剩余模塑材料。
[0016]优选地，该方法还包括:形成从第一衬底的第一侧延伸至第一衬底内的第一通孔，第一管芯电连接至第一通孔的第一端，而电连接件连接至该通孔的第二端。
[0017]优选地，该方法还包括:在对模塑材料的第一表面执行第二平坦化步骤之前，在电连接件上方和第一衬底的第二侧上方形成保护膜。
[0018]优选地，保护膜是背面研磨胶带。
[0019]优选地，该方法还包括:使用电连接件将管芯封装件安装至第二衬底。
[0020]优选地，该方法还包括:在第一管芯的有效表面和第一衬底的第一侧之间形成底部填充物，底部填充物的侧壁直接邻接模塑材料。
[0021]优选地，在对模塑材料的第一表面执行第二平坦化步骤之后，模塑材料的第一表面和第一管芯的背面基本共面。
[0022]优选地，该方法还包括:将第二管芯的有效表面附接至第一衬底的第一侧以形成管芯封装件，第二管芯横向邻近于第一管芯，其中，在对模塑材料的第一表面执行第二平坦化步骤之后，模塑材料的部分保留在第一管芯和第二管芯之间。
[0023]根据本发明的又一方面，提供了一种方法，包括:将管芯附接至第一衬底的第一表面以形成器件封装件；通过模塑料密封管芯和第一衬底的第一表面，模塑料在管芯上方延伸；去除模塑料中在管芯上方延伸的部分；对器件封装执行进一步处理；以及去除模塑料中位于管芯上方的剩余部分以暴露管芯的表面。
[0024]优选地，该进一步处理包括:将器件封装件安装至载体衬底上，模塑料将载体衬底与管芯分隔开；在第一衬底的第二表面上形成导电凸块，第二表面与第一表面相对；去除载体衬底；以及在导电凸块和第一衬底的第二表面上方施加背面研磨胶带，在去除模塑料中位于管芯上方的剩余部分以暴露管芯的表面期间，背面研磨胶带位于导电凸块上方。
[0025]优选地，该方法还包括:使用导电凸块将器件封装件安装至第二衬底。
【附图说明】
[0026]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
[0027]图1至图10示出了根据一些实施例的形成封装件时的中间步骤的截面图。
[0028]图11是根据一些实施例形成封装件的工艺的流程图。
【具体实施方式】
[0029]为了实施本发明的不同部件，以下公开提供了许多不同的实施例或实例。以下描述元件和布置的特定示例以简化本发明。当然这些仅仅是示例且并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一部件和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一部件和第二部件之间的实施例，使得第一部件和第二部件不直接接触。另外，本发明可能在各个实施例中重复参考数字和/或字母。这种重复只是为了简明的目的且其本身并不指定各个实施例和/或所讨论的结构之间的关系。
[0030]而且，为便于说明，诸如“在..?之下”、“下面”、“下部的”、“在..?之上”、“上部”等空间关系术语可在此用以描述附图中所示的一个元件或特征与另一个元件或特征的关系。除了图中所示的定向之外，空间相对术语旨在包括处于使用或操作状态的器件的不同定向。装置可以另外被定向(旋转90度或者在其他定向)，并且在此使用的空间相对描述符可类似进行相应的解释。
[0031]实施例将参考具体环境(即，采用芯体片-晶圆-衬底(CoWoS)工艺的管芯_中介层-衬底堆叠式封装)中的实施例进行描述。然而，其他实施例也可以应用于其他封装，诸如管芯-管芯-衬底堆叠式封装及其他处理。
[0032]概括来讲，本公开的实施例可被提供用于改进的方法，以在例如C4(可控塌陷芯体片连接)制造过程的制造过程期间减少或最小化或可能完全消除静电放电(ESD)事件。由此，可扩展用于制造CoWoS器件的工艺窗、降低制造的成本和复杂性，同时增加制程良率。
[0033]虽然在制造环境中不能完全消除静电，但可减小其影响。正如本文描述的，一种方法是在C4凸块处理期间在管芯(诸如，管芯的背面)上保持隔离层。这可以减少或消除静电可以到达并且损坏敏感组件的路径。
[0034]图1至图10示出了根据一些实施例的形成封装件的中间步骤的截面图，而图11是根据一些实施例的图1至图10中所示的工艺的流程图。
[0035]图1示出了一个或多个管芯110的形成(步骤702)。衬底102包括处于处理期间的一个或多个管芯110。衬底102包括有效表面102A之上的互连结构106，接合焊盘108在互连结构106中和/或上形成。
[0036]衬底102可以由诸如硅、锗、金刚石等的半导体材料制成。可选地，还可以使用化合