用于迹线上接合工艺的凸块焊盘的制作方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及用于迹线上接合工艺的凸块焊盘。
【背景技术】
[0002]在迹线上接合(BoT)工艺中，将单一的集成电路(IC)芯片翻转且连接到形成在另一个衬底上的迹线的接合焊盘部分。迹线的子集(也称为skin lines)包括诸如为了扇出的目的延伸到接合焊盘部分之间的迹线。这样，迹线间距小于接合焊盘间距。然而，这将导致焊接接缝(solder bonds)无意间与邻近的迹线桥接,且由于迹线间距降到普通测试探针的直径以下，使探针测试过于富有挑战性。
【发明内容】
[0003]为解决上述问题，本发明提供了一种装置，包括:衬底；多个导电迹线，设置在衬底的侧上；多个导电元件，导电元件的每个都从导电迹线的相应的一个迹线延伸到衬底中；以及多个凸块焊盘，凸块焊盘的每个突出于导电迹线的第一子集的一个，其中，将导电迹线的第二子集在衬底的侧内开槽。
[0004]其中，侧是第一侧，且多个导电元件是导电柱，导电柱延伸到设置在衬底的第二侧上的相应导电部件。
[0005]其中，多个导电迹线彼此横向偏移最小的迹线间距，多个凸块焊盘彼此横向偏移最小的凸块焊盘间距，最小的凸块焊盘间距基本上大于最小的迹线间距。
[0006]其中，多个导电迹线彼此横向偏移最小的迹线间距，多个凸块焊盘彼此横向偏移最小的凸块焊盘间距，最小的凸块焊盘间距是最小的迹线间距的至少约两倍。
[0007]其中，多个导电迹线彼此横向偏移最小的迹线间距，最小的迹线间距小于约50微米，且多个凸块焊盘彼此横向偏移最小的凸块焊盘间距，最小的凸块焊盘间距是最小的迹线间距的约两倍。
[0008]该装置进一步包括:集成电路芯片；以及多个导电凸块，连接在集成电路芯片和凸块焊盘的相应焊盘之间。
[0009]其中，多个导电凸块彼此横向偏移最小的凸块间距，最小的凸块间距小于约110微米。
[0010]此外，还提供了一种方法，包括:从载体分离衬底,载体上形成有额外的衬底,其中，分离的衬底包括位于衬底的顶面上的导电层和多个导电柱，多个导电柱的每个都从衬底的底面延伸穿过衬底到达导电层；以及通过选择性去除导电层，除了从导电柱的第一子集的每个上方去除导电层，在导电柱的第一子集的每个上方形成凸块焊盘。
[0011]其中，在导电柱的第一子集的每个上方形成凸块焊盘包括:在导电柱的第一子集的每个上方而不是剩余的导电柱上方的导电层上形成光刻胶掩模；以及蚀刻以去除导电层，除了光刻胶掩模下方的导电层。
[0012]其中，在导电柱的第一子集的每个上方而不是剩余的导电柱上方的导电层上形成光刻胶掩模包括在导电柱的第一子集的每个上方而不是导电层的剩余部分上方的导电层上形成光刻胶掩模。
[0013]其中，在导电柱的第一子集的每个上方而不是剩余的导电柱上方的导电层上形成光刻胶掩模包括仅在导电柱的第一子集的每个上方的导电层上形成光刻胶掩模。
[0014]其中，以去除导电层的蚀刻从不是第一子集的部分的导电柱的每个上方去除导电层的足够的部分，从而暴露凹进到衬底的顶面中的导电面。
[0015]其中，通过蚀刻减薄的导电层的部分包括导电面。
[0016]其中，导电面是不属于第一子集的部分的导电柱的相应导电柱的导电面。
[0017]其中，在导电柱的第一子集的每个上方形成凸块焊盘包括:在不是第一子集的每个导电柱上方的导电层上形成光刻胶掩模；将额外的导电材料增加到没有被光刻胶掩模覆盖的导电层的部分；去除光刻胶掩模；以及蚀刻以从不是第一子集的部分的导电柱的每个上方去除导电层的足够的部分，以暴露在衬底的顶面内开槽的导电面。
[0018]其中，通过蚀刻减薄的导电层的部分包括导电面。
[0019]其中，导电面是不属于第一子集的部分的导电柱的相应导电柱的导电面。
[0020]该方法还包括通过将与导电柱的第一子集的每个上方的凸块焊盘接触的焊料凸块回流焊连接衬底与半导体管芯封装件。
[0021]该方法还包括使用测试探针接触凸块焊盘的一个焊盘。
[0022]此外，还提供了一种方法，包括:提供管芯，管芯包括至少一个集成电路芯片；提供衬底，衬底包括延伸穿过衬底的导电柱的第一子集和第二子集，其中，导电柱的第一子集的每个都包括突出于衬底的表面的突出焊盘，且导电柱的第二子集的每个都部分形成了凹进衬底的表面的迹线；以及通过多个导电凸块将管芯连接到衬底，多个导电凸块的每个都延伸到凸块焊盘的一个焊盘和管芯之间。
【附图说明】
[0023]当结合附图进行阅读时，通过以下详细描述可以最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0024]图1是根据本发明的一个或多个方面的装置的至少一部分的截面图。
[0025]图2是根据本发明的一个或多个方面的在制造的中间阶段的装置的至少一部分的截面图。
[0026]图3是根据本发明的一个或多个方面的图2中示出的装置在随后的制造阶段中的截面图。
[0027]图4是根据本发明的一个或多个方面的图3中示出的装置在随后的制造阶段中的截面图。
[0028]图5是根据本发明的一个或多个方面的图4中示出的装置在随后的制造阶段中的截面图。
[0029]图6是根据本发明的一个或多个方面的图2中示出的装置在随后的制造阶段中的截面图。
[0030]图7是根据本发明的一个或多个方面的图6中示出的装置在随后的制造阶段中的截面图。
[0031]图8是根据本发明的一个或多个方面的图7中示出的装置在随后的制造阶段中的截面图。
[0032]图9是根据本发明的一个或多个方面的图5中示出的装置在随后的制造阶段中的截面图。
[0033]图10是根据本发明的一个或多个方面的图5中示出的装置在随后的制造阶段中的截面图。
【具体实施方式】
[0034]应该理解，本发明的以下内容提供了许多用于实施不同实施例的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简明和清楚，而且其本身没有指定所述各种实施例和/或结构之间的关系。而且，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触的实施例，还可以包括在第一部件和第二部件之间形成有额外的部件，从而使得第一部件和第二部件不直接接触的实施例。
[0035]图1是根据本发明的一个或多个方面的在制造的中间阶段中装置10的至少一部分的截面图。装置10包括衬底12和设置在衬底的侧16上的多个导电迹线14。导电部件18可以从导电迹线14的相应迹线延伸到衬底12中。凸块焊盘20的每个都从导电迹线14的第一子集中的一个迹线突出。将位于衬底12的侧16中的导电迹线14的第二子集中的每个迹线开槽。装置10还可以包括集成电路芯片22和多个连接到集成电路芯片和凸块焊盘20的相应焊盘之间的导电凸块24。
[0036]图2是图1中示出的装置10的实现的截面图，本文用参考标号100指定。根据本发明的一个或多个实施例的，在图2中将装置100描绘为处于制造的中间阶段。装置100包括位于载体衬底120的相对两侧上的组合层110。载体衬底120可以包括无核衬底，诸如可以包括形成在绝缘层124的一侧或相对两侧上的一层或多层金属层122。绝缘层124和/或载体衬底120可以包括单面的或双面的覆铜板(CCL)，半固化材料或ajinomoto增层膜(ABF)，纸，玻璃纤维，无纺布玻璃织物，铜、镍、铝、和/或其他材料、元素和/或成分的一层或多层。一层或多层金属层122可以包括铜、镍、铝和/或其他材料的一层或多层。
[0037]在其他组件中，组合层110可以包括多个介电层130和金属化层140。将金属化层140的部分垂直对准以形成导电柱150。
[0038]介电层130可以包括半固化材料或ajinomoto增层膜(ABF)。可选地,或额外地，介电层130可以包括纸、玻璃纤维、和/或无纺布玻璃织物、可以采用层压的一种或多种材料。可选地，或额外地，介电层130可以包括氧化硅、氮化硅、氮氧化硅、氧化物、含氧化物的氮、氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、它们的组合和/或其他材料。也许使用原硅酸四乙酯和氧气作为前体，可以通过溅射、旋涂、化学汽相沉积(CVD)、低压CVD、快速热CVD、原子层CVDjP /或等离子体增强CVD形成介电层130。也可以通过氧化工艺形成介电层130，诸如在包括氧、水、氧化氮、或它们的组合的周围环境中的湿或干热氧化，和/或其他工艺。在其他工艺中，介电层130的制造也可以包括化学机械抛光或平坦化(在此之后全部称为CMP)、各向同性蚀刻、和/或各向异性蚀刻。形成的介电层130的厚度可以在约8埃到200埃的范围内，尽管其他厚度也可以在本发明的范围内。
[0039]金属化层140可以包括铜、钛、铝、镍、金、合金和/或它们的组合的一种或多种和/或其他材料。可以使用喷镀形成金属化层140，也许其厚度在约4微米到约25微米的范围内。可选地，或额外地，可以使用CVD和/或其他工艺形成金属化层140，且其厚度在约8埃到约200埃的范围内，尽管其他厚度也可以在本发明的范围内。
[0040]导电柱150和/或其接合焊盘155的直径和/或其他横向尺寸在约150微米到约400微米的范围内。接合焊盘155的每个都可以是BGA(球栅阵列)焊盘，诸如可以随后在形成互连件中使用，互连件具有“母板” PCB (印刷电路板)和/或另一个PCB、PffB (印刷线路板)、PCA(印刷电路组件)、PCBA(PCB组件)、CCA(电路卡组件)、背板组件、和/或装置。柱间距P或相邻的导电柱150和/或接合焊盘155之间的横向偏移可以在约300微米和约500微米的范围内。
[0041]图3是根据本发明的一个或多个方面的图2中示出的装置100的截面图，其中，组合层I1的部分已经从载体衬底120去除。根据本发明的一个或多个方面，组合层110的部分的一个没有在图3中示出，尽管这仅是为了简化下文讨论的目的，但是本领域中的普通技术人员将易于认识到，组合层110的两部