闪存单元耦合比监测方法
【技术领域】
[0001]本发明涉及测试领域，更具体地说，本发明涉及一种闪存单元耦合比监测方法。
【背景技术】
[0002]WAT (wafer acceptance test,晶片可接受性测试)指的是整个晶片制作完成后，但还未封装之前，对切割道里的测试键进行测试。具体地，在半导体硅片在完成所有制程工艺后，针对硅片上的各种测试结构所进行的电性测试。通过对WAT数据的分析，技术人员可以发现半导体制程工艺中的问题，帮助制程工艺进行调整。
[0003]当前的90nm技术的闪存产品一般采用基准单元作为WAT测试结构，使用控制栅极和浮栅来做编程和擦除。但是，在这种情况下，如果要测试编程是否有误，只能在控制栅极加电压，这样无法发现ONO(Oxide-Nitride_Oxide，二氧化娃/氮化娃/ 二氧化娃)结构和浮栅是否有问题。
【发明内容】
[0004]本发明所要解决的技术问题是针对现有技术中存在上述缺陷，提供一种能够检测ONO结构是否存在问题的方法。
[0005]为了实现上述技术目的，根据本发明，提供了一种闪存单元耦合比监测方法，包括:
[0006]第一步骤:制造闪存单元的第一测试结构；
[0007]第二步骤:在第一测试结构的控制栅极上加测试电压以获得第一测试结果；
[0008]第三步骤:制造闪存单元的第二测试结构；
[0009]第四步骤:在第二测试结构的浮栅上加测试电压以获得第二测试结果；
[0010]第五步骤:将第一测试结果与第二测试结果进行比较以判断闪存单元的ONO结构是否存在缺陷。
[0011]而且，在本发明的具体实施例中，在第五步骤中，将第一测试结果与第二测试结果进行比较以检测耦合系数，而且根据检测到的耦合系数判断闪存单元的ONO结构是否存在缺陷。
[0012]在本发明的具体实施例中，在第一测试结构中，闪存单元的控制栅极通过接触孔连接测试电压。
[0013]在本发明的具体实施例中，在第一测试结构中，闪存单元的浮栅和ONO结构被保
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[0014]在本发明的具体实施例中，在第二测试结构中，闪存单元的控制栅极被去除，而且闪存单元的浮栅通过接触孔连接测试电压。
[0015]在本发明的具体实施例中，在第三步骤中，通过刻蚀去除第二测试结构的控制栅极。
[0016]在本发明的具体实施例中，所述闪存单元耦合比监测方法用于90nm的闪存单元的测试。
[0017]在本发明的具体实施例中，所述闪存单元耦合比监测方法用于闪存单元的晶片可接受性测试。
[0018]根据本发明的闪存单元耦合比监测方法可通过两种测试结构的比较有效地检测ONO结构是否存在问题。
【附图说明】
[0019]结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中:
[0020]图1示意性地示出了根据本发明优选实施例的闪存单元耦合比监测方法的流程图。
[0021]需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。
【具体实施方式】
[0022]为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
[0023]图1示意性地示出了根据本发明优选实施例的闪存单元耦合比监测方法的流程图。
[0024]如图1所示，根据本发明优选实施例的闪存单元耦合比监测方法包括:
[0025]第一步骤S1:制造闪存单元的第一测试结构；
[0026]第二步骤S2:在第一测试结构的控制栅极上加测试电压以获得第一测试结果；
[0027]具体地，在第一测试结构中，闪存单元的控制栅极通过接触孔连接测试电压。而且，在第一测试结构中，闪存单元的浮栅和ONO结构被保留。
[0028]第三步骤S3:制造闪存单元的第二测试结构；
[0029]第四步骤S4:在第二测试结构的浮栅上加测试电压以获得第二测试结果；
[0030]具体地，在第二测试结构中，闪存单元的控制栅极被去除(例如，可以在第三步骤S3中刻蚀掉第二测试结构的控制栅极)，而且闪存单元的浮栅通过接触孔连接测试电压。
[0031]第五步骤S5:将第一测试结果与第二测试结果进行比较以判断闪存单元的ONO结构是否存在缺陷。
[0032]在本发明的具体实施例中，在第五步骤S5中，可以将第一测试结果与第二测试结果进行比较以检测耦合系数，而且根据检测到的耦合系数判断闪存单元的ONO结构是否存在缺陷。
[0033]根据本发明优选实施例的闪存单元耦合比监测方法可通过两种测试结构的比较有效地检测ONO结构是否存在问题。
[0034]而且，在具体实施时，所述闪存单元耦合比监测方法尤其可有利地用于90nm的闪存单元的测试，例如闪存单元的晶片可接受性测试。
[0035]此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
[0036]可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
【主权项】
1.一种闪存单元耦合比监测方法，其特征在于包括: 第一步骤:制造闪存单元的第一测试结构； 第二步骤:在第一测试结构的控制栅极上加测试电压以获得第一测试结果； 第三步骤:制造闪存单元的第二测试结构； 第四步骤:在第二测试结构的浮栅上加测试电压以获得第二测试结果； 第五步骤:将第一测试结果与第二测试结果进行比较以判断闪存单元的ONO结构是否存在缺陷。2.根据权利要求1所述的闪存单元耦合比监测方法，其特征在于还包括:在第五步骤中，将第一测试结果与第二测试结果进行比较以检测耦合系数，而且根据检测到的耦合系数判断闪存单元的ONO结构是否存在缺陷。3.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，在第一测试结构中，闪存单元的控制栅极通过接触孔连接测试电压。4.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，在第一测试结构中，闪存单元的浮栅和ONO结构被保留。5.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，在第二测试结构中，闪存单元的控制栅极被去除，而且闪存单元的浮栅通过接触孔连接测试电压。6.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，在第三步骤中，通过刻蚀去除第二测试结构的控制栅极。7.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，所述闪存单元耦合比监测方法用于90nm的闪存单元的测试。8.根据权利要求1或2所述的闪存单元耦合比监测方法，其特征在于，所述闪存单元耦合比监测方法用于闪存单元的晶片可接受性测试。
【专利摘要】本发明提供了一种闪存单元耦合比监测方法，包括：第一步骤，制造闪存单元的第一测试结构；第二步骤，在第一测试结构的控制栅极上加测试电压以获得第一测试结果；第三步骤，制造闪存单元的第二测试结构；第四步骤，在第二测试结构的浮栅上加测试电压以获得第二测试结果；第五步骤，将第一测试结果与第二测试结果进行比较以判断闪存单元的ONO结构是否存在缺陷。
【IPC分类】H01L21/66
【公开号】CN104916562
【申请号】CN201510185881
【发明人】沈思杰
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年9月16日
【申请日】2015年4月17日