半导体装置的制造方法及半导体装置的制造方法
【专利说明】半导体装置的制造方法及半导体装置
[0001][相关申请案]
[0002]本申请案享有以日本专利申请案2014-52125号(申请日:2014年3月14日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
[0003]本发明的实施方式涉及一种将具有多个半导体芯片的积层体连接在基板的半导体装置的制造方法及半导体装置。
【背景技术】
[0004]半导体装置存在将积层有多个半导体芯片的积层体搭载在基板者(chip onchip (芯片堆叠)型)。在位于积层体之间的半导体芯片，形成有例如称为TSV(ThroughSilicon Via，硅通道)的贯通通道，且设置有接合在该贯通通道的金属电极。而且，通过将各半导体芯片的金属电极接合而将各芯片间电性连接。在最上层的半导体芯片，与保护膜一同形成有连接在电极的再配线(RDL: Re-Distribut1n Layer,再配线层)。
[0005]在基板上形成有多个焊料凸块，将该焊料凸块与使间隙中填充有UF(Under Fill,底部填充)树脂的积层体的上下倒置的最上层的再配线的电极倒装芯片连接，并将整体树脂塑模，由此完成半导体装置。
[0006]此处，基板的厚度通常较薄而为覆于等于一百几十μ m，在经由焊料凸块将积层体连接在基板时，如果基板热收缩并变形而产生翘曲，则有在焊料接合部产生龟裂而断裂之虞。
【发明内容】
[0007]本发明提供一种可抑制在焊料接合部产生龟裂的半导体装置的制造方法及半导体装置。
[0008]根据本实施方式的半导体装置的制造方法，对包含第I电极焊垫的第I半导体芯片，搭载包含第I贯通通道及接合在所述第I贯通通道的第2电极焊垫的至少一片第2半导体芯片，所述第2半导体芯片的搭载是以第I电极焊垫与第2电极焊垫位置对准。其次，对第2半导体芯片以所述第2电极焊垫与第3电极焊垫位置对准的方式搭载第3半导体芯片，该第3半导体芯片包含第2贯通通道、在一面接合在所述第2贯通通道的第3电极焊垫、在另一面以接合在所述第2贯通通道的方式隔着保护膜而形成的配线、及以接合在所述配线的方式形成的第4电极焊垫。
[0009]然后，将第I至第3电极焊垫接合，且将树脂填充至包含第I半导体芯片、第2半导体芯片及第3半导体芯片的积层体的间隙。然后，在一面侧形成有焊料凸块并且配置有黏接材的基板上的所述焊料凸块与各积层体的第4电极焊垫位置对准而接合，并且利用黏接材将多个积层体固定。最后，利用塑模树脂将积层体及基板的一面密封后，将多个所述积层体单片化。
【附图说明】
[0010]图1 (a)-(d)是第I实施方式，且是构成积层体的各半导体芯片及金属基板的分解剖面图。
[0011]图2是第I实施方式，(a)是中间半导体芯片的俯视图，(b)是中间半导体芯片的仰视图。
[0012]图3是第I实施方式，(a)是最上级半导体芯片的俯视图，(b)是最上级半导体芯片的仰视图。
[0013]图4是第I实施方式，且是表示积层有各半导体芯片及金属基板的状态的剖面图。
[0014]图5是第I实施方式，且是表示将UF树脂填充至各半导体芯片的间隙而构成积层体的状态的剖面图。
[0015]图6是第I实施方式，且是表示在基板上搭载有焊料凸块及黏接材的状态的俯视图。
[0016]图7是第I实施方式，且是表示将积层体焊接在基板并且通过黏接材而将四角落固定的状态的剖面图。
[0017]图8是第I实施方式，且是表示利用塑模树脂将基板上的积层体密封的状态的剖面图。
[0018]图9是第I实施方式，且是表示在基板的下表面侧接合有焊料球的状态的剖面图。
[0019]图10是第I实施方式，且是表示通过封装切割而将各半导体器件单片化的状态的剖面图。
[0020]图11的(a)是在基板上仅搭载有焊料凸块的状态的剖面图，(b)是该状态的俯视图。
[0021]图12是在基板上搭载有积层体的状态的剖面图。
[0022]图13是表示在焊料接合部产生龟裂的状态的剖面图。
[0023]图14是表示第2实施方式的相当于图6的图。
[0024]图15是表示第2实施方式的相当于图7的图。
[0025]图16是表示第3实施方式的相当于图6的图。
【具体实施方式】
[0026](第I实施方式)
[0027]以下，参照图1至图13对第I实施方式进行说明。如图1及图4所示，在金属基板I上搭载有最下级的半导体芯片(例如娃芯片)2。在例如几mm?十几mm见方左右的呈矩形状的半导体芯片2的上表面侧，形成有组件或电路(例如存储器单元及其周边电路等)(未图示)，为了将该组件或电路与形成在其他芯片的组件或电路电性连接，而在芯片的中央部分形成有金属电极焊垫3。
[0028]图1中仅图示I片的半导体芯片4以位于所述半导体芯片2与最上级的半导体芯片5的中间的方式积层。在半导体芯片4，以对应于半导体芯片2的金属电极焊垫3的形成位置的方式在中央部分形成有贯通通道6。贯通通道6与通道6H是在通道6H内经由绝缘膜(未图示)填充填充材6M(例如铜)而形成。在半导体芯片4的上表面侧与下表面侧，分别形成有接合在贯通通道6的金属电极焊垫7U、7D(参照图2(a)、(b))。
[0029]在最上级的半导体芯片5，亦与半导体芯片4同样地形成有贯通通道8。而且，在半导体芯片5的下表面，形成有接合在贯通通道8的金属电极焊垫9，在上表面以隔着保护膜10而接合在贯通通道8的方式形成有再配线11 (最上层配线)。在再配线11，为了与下述基板12电性连接，而形成有金属电极焊垫13 (参照图3(a)、(b))。此处，图1等所示的剖面为图3(a)的A-A’剖面。此外，各半导体芯片2、4、5的厚度例如为30μπι?50μπι左右。
[0030]图4是表不金属基板1、最下级的半导体芯片2、2片中间半导体芯片4及最上级的半导体芯片5相互接合的状态，即表示积层体14。最下级的半导体芯片2通过例如如芯片黏着膜的黏接材而黏接在金属基板I。各半导体芯片2、4、5以使各者具有的金属电极焊垫3、7、9的位置对准的方式搭载，各金属电极焊垫3、7、9通过热压接而接合。而且，如图5所示，将UF树脂15填充至各半导体芯片2、4、5的间隙。
[0031 ] 如图6所示，在搭载积层体14之前的状态的基板12，焊料凸块16对准于半导体芯片5的形成有金属电极焊垫13的位置而配置。例如相对于I个积层体14而16个焊料凸块16以配置有其等的外形呈矩形状的方式形成有配置区域17。此外，为了在基板12搭载多个(该例中为2个)积层体14，焊料凸块16的形成区域17亦设置有2个。
[0032]而且，本实施方式中，预先在基板12配置焊料凸块16及黏接材18。黏接材18如上所述，在16个焊料凸块16的配置外形呈矩形状的情形时，以位于对应其配置区域17的四角落的焊料凸块16Α?16D的外侧附近的方式，使黏接材18Α?18D分别对应而配置。换言之，黏接材18Α?18D以位于配置区域的对角线的延长线上的方式配置。此外，黏接材18Α?18D如图7所不,在将积层体14搭载在基板12上时，以位于积层体14侧的半导体芯片5的四角落的方式配置。
[0033]图7的右侧表示将积层体14搭载(接合)在基板12之前的状态，图7的左侧表示将积层体14搭载在基板12之后的状态。此时，2个积层体14以上下倒置的状态，以使各半导体芯片5的金属电极焊垫13的位置与所对应的焊料凸块16的形成位置对准的方式搭载，例如在高温状态下施加负荷而热压接来进行焊接。再者，亦可根据需要使用超声波等进行加热。
[0034]而且，黏接材18在将积层体14焊接在基板12时被加热，其后被冷却而固化，从而将积层体14的四角落固定。由此，即便在基板12因热收缩等而欲变形的情形时，亦可通过利用黏接材18将积层体14的四角落固定在基板12而防止变形，从而抑制产生龟裂。
[0035]然后，如图8所示，搭载在基板12的积层体14通过塑模树脂19而密封。然后，如图9所示对准于配置在基板12的下表面侧的电极焊垫(未图示)而接合焊料球20。然后，在该状态下进行封装切割，如图10所示将内含各积层体14的部分单片化，从而完成成为单体的BGA(Ball Grid Array,球状栅格阵列)封装的半导体器件21 (半导体装置)。
[0036]此处，如本实施方式般，参照图11?图13对不使用黏接材18的情形时产生的问题进行说明。图11是相当图6的图，在基板12仅配置焊料凸块16。在该状态下，