第一晶体管(Ml) 502、第二晶体管(M2) 504和第三晶体管(M3) 506的栅极源极端子之间，类似地使它们导通。
[0051]在负向静电放电期间(相对于地而言，输入获得负电压)，存在通过第三晶体管(M3) 506的DNWELL 二极管形成的至地的低欧姆电流路径。
[0052]现在参照图5B，示出了高压ESD电源轨箝位的另一示例。高压ESD电源轨箝位包括第一晶体管(M4) 552、第二晶体管(M5) 554、第三晶体管(M6) 556、第一电阻器558、第二电阻器560和第三电阻器562。
[0053]在图5的电路中并且为了确保高压ESD电源轨箝位的高压操作，PMOS晶体管和NMOS晶体管必须被设置于在图6或图7中相应地示出的HV NWELL/DNWELL中。
[0054]在一方面，该结构可处理的最大DC电压是单个晶体管的最大电压乘以层叠晶体管的数量。在当前情况下，为4.3V乘以3等于12.9V。厚的栅极氧化物晶体管可被用于构造这些晶体管。可选地，也可使用薄的栅极氧化物晶体管。在后者的情况下，必须增加层叠阶段的数量。
[0055]图5B的高压ESD电源轨箝位由三个层叠的相同阶段构成一一第一阶段(R4、第一晶体管(M4) 552)、第二阶段(R5、第二晶体管(M5) 554)和第三阶段(R6、第三晶体管(M6)556)o这些阶段中的每一个阶段都被称作“栅极接地PM0S”保护阶段。在正常操作期间，可将12V的DC电压施加到层叠的输入。该电压在三个阶段之间被等分，使得在第一晶体管(M4)552的漏极处为大约4V，并且在第二晶体管(M5)554的漏极处为大约8V。所有晶体管的Vgs (栅极到源极)为零并且它们均截止。
[0056]在正静电放电期间，电压在输入节点处急剧上升。电压变化相等地分布在三个阶段之间。在输入电压在大约17V以上时，晶体管552 (M4)、554(M5)和556 (M6)在雪崩击穿快回下开始操作。寄生PNP晶体管导通并且提供了至地的低欧姆路径。
[0057]现在参照图8，示出且描述了单个晶体管800的雪崩击穿快回操作。晶体管800包括源极802、漏极804和栅极806。电路操作如下。首先，在漏极结处发生由反向偏置导致的雪崩击穿。第二，发生由体电流导致的压降。第三，基板(基极)至源极(发射极)结变成正向偏置。第四，寄生PNP晶体管导通。
[0058]现在参照图5B，在负ESD事件期间，存在由第三晶体管(M6) 556的NWELL 二极管形成的至地的低欧姆电流路径。
[0059]现在参照图5C，描述了 HV ESD箝位的另一示例。该示例以与图5B的示例相同的方式操作。通过用NMOS晶体管570、572和574代替PMOS晶体管来实现图5C的示例。省略了电阻器。替代地，将NMOS晶体管570、572和574制作得较大。
[0060]现在参照图6，描述基板上的NWELL区和PWELL区分离的一个示例。该结构可用在图1、图2、图3、图4、图5A和图5B的晶体管中。基板602包括第一 P阱区604、NWELL区606和第二 PffELL区608。区606与PffELL分开距离L0
[0061]HV NWELL区606在NWELL和基板之间具有高击穿电压并且其形成被示出在图6中。这与之前的CMOS工艺形成对比，其中，没有NWELL的区域自动形成(掺杂)为PWELL。在之前的这些方法中，NWELL区和基板之间的击穿电压受NWELL至PWELL/基板结的侧壁组件的击穿电压限制。在典型的0.18um CMOS工艺中，用于之前的方法的该电压为约10伏特。
[0062]将理解的是，因为基板具有比PWELL区低的掺杂水平，所以NWELL至PWELL/基板结的底部组件具有较高的击穿电压。如本方法中并且尤其如图6中所示，通过阻挡在NWELL区606周围形成PWELL区604和608，确保了 NWELL区606被低掺杂基板完全包围，从而提高了图6中的NWELL至基板结的击穿电压。换句话说，该阻挡使用具有长度L的阻挡区实现。
[0063]根据阻挡区的长度L，在标准0.18um CMOS工艺中，存在问题的击穿电压可从10伏特增加至约45伏特。适当的电路拓扑(受NWELL和基板(Vnwell-sub)之间的最大电压限制)和在临界NWELL区606周围的所述基板掺杂阻挡的组合使得能够在标准低压CMOS工艺中实现高输出电压电荷泵。在一个示例中，L为约1.8微米并且在约0.7微米与2微米之间变动。该L值的其它示例也是可以的。
[0064]将理解的是，因为基板具有比PWELL低的掺杂水平，所以相同结的底部组件具有较高的击穿电压。通过阻挡在NWELL周围形成PWELL，确保NWELL被低掺杂的基板完全包围，提高了 NWELL至基板结的击穿电压。根据“阻挡区”的长度L，在标准0.18um CMOS工艺中取一个示例，存在问题的击穿电压可从大约10伏特增加至大约45伏特。
[0065]将理解的是，LDMOS晶体管拓扑和所述的高压NWELL区的组合在标准低压CMOS工艺中提供了高压晶体管。本文描述的方法提供了控制ESD所需的高压ESD电源箝位。在一方面，因为基板具有比PWELL低的掺杂水平，所以NWELL至基板结的底部组件具有比横向组件高的击穿电压。
[0066]现在参照图7，描述了用于图1、图2、图4、图5A和图5B的电路的晶体管的CMOS结构的一个示例。基板702包括PWELL区704、708、712和716、NWELL区706、710和714以及深NWELL区718。该晶体管使用三阱工艺、通过在NWELL区周围和深NWELL区718周围的基板掺杂阻挡来构造。掺杂阻挡以与本文中其它部分描述的方式相同的方式工作。
[0067]基板702被非常轻地掺杂有受主原子(P-)。PWELL区704、708、712和716被轻掺杂有受主原子并且NWELL区706、710和714被轻掺杂有施主原子，并且深NWELL区被轻掺杂有施主原子。这些区形成晶体管的块体。PWELL区(704、712和716)形成NMOS晶体管的块体。在深NWELL区(718)上方的PWELL区(708)形成隔离的NMOS晶体管的块体。NWELL区形成PMOS晶体管的块体。再次地，不存在图7中所示的全MOS晶体管。
[0068]在用于构造MOS晶体管的图7的三阱工艺中，NWELL和基板之间以及基板和深NWELL区之间的击穿电压受NWELL至PWELL/基板结的侧壁组件的击穿电压限制(在没有分隔距离L的情况下)。通过增加分隔距离L，使击穿电压增加，从而增加最大输出电压。在一个示例中，L是大约1.8微米且能够在0.7微米与5微米之间变动。尺寸的其它示例也是可以的。
[0069]在一方面，因为基板具有比PWELL低的掺杂水平，所以NWELL至基板结的底部组件具有比横向组件高的击穿电压。通过阻挡在NWELL周围形成PWELL(如图7所示)，可以确保NWELL被低掺杂的基板完全包围，提高了 NWELL至基板结的击穿电压。根据“阻挡区域”的长度L，在标准0.18um CMOS工艺中，存在问题的击穿电压从10伏特增加至约45伏特。HVDNWELL的形成与已经描述的相同。
[0070]本文已经描述了本发明的优选实施方式，包括本发明人已知的用于实施本发明的最佳模式。应当理解的是，示出的实施方式仅是示例性的，并且不应该用于限制本发明的范围。
【主权项】
1.一种电子芯片，所述芯片包括: 电荷泵，所述电荷泵被配置为提供麦克风两端的预定电压，所述电荷泵在低压CMOS工艺中实现； 至少一个高压HV静电放电ESD模块，所述至少一个HV ESD模块连接到所述电荷泵的输出，所述HV ESD模块被配置为针对所述电荷泵和连接至所述芯片的微机电系统MEMS麦克风提供ESD保护； 其中，所述至少一个HV ESD模块包括多个PMOS晶体管或NMOS晶体管，所述多个PMOS晶体管或NMOS晶体管具有在所述PMOS晶体管或NMOS晶体管中的选择的晶体管内形成的至少一个高压NWELL/DNWELL区，所述至少一个高压NWELL/DNWELL区具有足够的击穿电压，以使得能够使用低压工艺来构造所述芯片并且还使得所述HV ESD模块能够为所述芯片提供ESD保护。2.根据权利要求1所述的芯片，其中，高压端子形成在所述多个NMOS晶体管中的选择的一个晶体管的漏极端子处，以形成LDMOS晶体管，所述高压端子对提高所选择的晶体管的漏极至源极的击穿电压是有效的。3.根据权利要求1所述的芯片，其中，所述麦克风包括隔膜和背板。4.根据权利要求1所述的芯片，所述芯片还包括电荷泵滤波器。
【专利摘要】一种电子芯片包括电荷泵和至少一个高压HV静电放电ESD模块。电荷泵被配置为提供麦克风两端的预定电压。本文描述的器件在标准低压CMOS工艺中实现并且具有提供内在ESD保护电平(当断电时)的电路拓扑，内在ESD保护电平高于工作(预定)DC电平。至少一个高压HV静电放电ESD模块连接至电荷泵的输出。HV ESD模块被配置为针对电荷泵和连接至该芯片的微机电系统MEMS麦克风提供ESD保护。所述至少一个HV ESD模块包括多个PMOS晶体管或NMOS晶体管，所述多个PMOS晶体管或NMOS晶体管具有在PMOS晶体管或NMOS晶体管中的选择的晶体管内形成的至少一个高压NWELL/DNWELL区。所述至少一个高压NWELL/DNWELL区具有足够的击穿电压以使得能够使用低压工艺来构造该芯片并且还使得HV ESD模块能够为该芯片提供ESD保护。
【IPC分类】H01L21/66
【公开号】CN104956472
【申请号】CN201380066286
【发明人】S·R·吉尔古耶夫, C·E·弗斯特, T·S·约根森
【申请人】美商楼氏电子有限公司
【公开日】2015年9月30日
【申请日】2013年12月18日
【公告号】DE112013006080T5, US20140177113, WO2014100184A1