用于高频电路设计的ldmos晶体管及其制备方法
【技术领域】
[0001]本发明属于半导体器件领域，尤其涉及一种用于高频电路设计的LDMOS晶体管及其制备方法，该晶体管具有BNL-PS01-LDM0S的结构。
【背景技术】
[0002]功率集成电路发展主要分为两个方向，一个是高压集成电路，另一个是智能功率集成电路。但不论那种功率集成电路，其继续发展的一个最核心问题均是如何进一步提高高压大功率器件的性能，也即两个问题:(I)器件功率控制容量:击穿电压和工作电流；(2)器件性能参数指标:导通电阻、工作频率以及开关速度等。因此，多种高压LDMOS(LateralDouble-diffused Metal-Oxide-Semiconductor，横向双扩散金属氧化物半导体)新结构被提出，例如梯步埋氧层LDM0S、超级结LDM0S、碳化硅LDMOS等。而PSOI (PartialSilicon-on-1nsulator，部分绝缘层上娃)结构，不但能改善器件的散热性能，而且可以大幅提高器件击穿电压，此外它与现有工艺的兼容性良好。所以，PS01-LDM0S应运而生，并备受关注。因而在现有的PS01-LDM0S的基础上有必要进行研宄，进一步改进结构，从而使得器件的击穿电压、工作电流、导通电阻等性能更加优越。
【发明内容】
[0003]本发明所要解决的技术问题在于提供一种用于高频电路设计的LDMOS晶体管及其制备方法，该LDMOS晶体管具有高击穿电压、低导通电阻、高驱动能力。
[0004]本发明是这样实现的，一种用于高频电路的LDMOS晶体管，所述LDMOS晶体管依次包括:
[0005]—衬底层；
[0006]—部分氧化层，其第一部分为娃窗口，第二部分为埋氧层；
[0007]一硅膜层，在其与所述部分氧化层相邻的一面，包括与所述埋氧层相邻的N型硅埋层，在其远离所述部分氧化层的一面，包括源区和漏区；源区、漏区、N型硅埋层之间通过漂移区隔离，而源区与漂移区之间还有用于形成沟道的绝缘层；其中，N型硅埋层的掺杂浓度大于漂移区的掺杂浓度；
[0008]一器件顶层，其包括与所述源区相邻的源电极、与所述漏区相邻的漏电极、与所述沟道相邻的栅氧化层、覆盖于所述栅氧化层之上的栅电极、与所述漂移区相邻且与所述栅氧化层相连的扩展氧化层；所述扩展氧化层的厚度大于所述栅氧化层的厚度，且扩展氧化层靠近沟道的部分覆盖有梯步栅电极。
[0009]进一步地，所述衬底层的掺杂类型为P型，掺杂材料为硅，掺杂浓度为
4X 1HcnT30
[0010]进一步地，所述硅窗口的掺杂类型和浓度与所述衬底层一致；所述埋氧层采用厚度为3 μπι的二氧化娃。
[0011]进一步地，所述硅膜层所有区域都为硅材料，厚度为20 μπι;源区和漏区长5μπι,掺杂类型为N型，掺杂浓度为2Χ 1019cm—3;绝缘层掺杂类型为P型，掺杂浓度为
IX 1017cnT3;漂移区长度为90 μ m，掺杂类型为N型，掺杂浓度为4X 1014cm _3。
[0012]进一步地，所述栅氧化层采用厚20nm的二氧化硅，所述扩展氧化层采用厚50nm的二氧化娃，所述梯步栅电极长为40 μπι。
[0013]进一步地，所述栅电极、源电极、漏电极、梯步栅电极、埋氧层以外的区域均为硅材料。
[0014]本发明同时引入部分绝缘层上娃PSOI和N型娃埋层(Buried N_type Layer，BNL)两种结构，使得高压LDMOS器件硅膜层容纳载流子的能力更强，从而使得电流增大，导致器件的导通电阻(On-resistance，Ron)降低；另一方面，N型硅埋层可以向漏区下方的埋氧层中引入更多的电场，从而提高器件的耐压能力，同时由于PSOI引入的硅窗口，使得衬底层也可以分担部分电压，可以进一步提高器件的耐压能力，从而晶体管的击穿电压(Breakdown Voltage，BV)最高。因此，本发明为高压S01-LDM0S进一步的性能优化，以及高压集成电路设计提供了一个新的选择。
【附图说明】
[0015]图1是本发明提供的具有BNL-PSO1- LDMOS结构的晶体管的截面示意图；
[0016]图2是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电场分布的影响示意图；
[0017]图3是本发明提供的BNL-PSOI的硅窗口长为50微米，CPSOI的硅窗口长为70微米，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电压分布的影响示意图；
[0018]图4是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件上表面电场分布的影响示意图；
[0019]图5是本发明提供的BNL-PSOI的硅窗口长为50微米、CPSOI的硅窗口长为70微米、固定LDMOS晶体管的其他参数、具有N型硅埋层的部分绝缘层上硅结构对器件下表面电场分布的影响示意图；
[0020]图6是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变硅窗口长度LW对器件击穿电压BV、埋氧层承担电压VI以及衬底承担电压Vsub的影响示意图；
[0021]图7是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的浓度NBNL和厚度tBNL对器件击穿电压的影响示意图；
[0022]图8是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的浓度NBNL对击穿状态下的漏端纵向电场分布的影响示意图；
[0023]图9是本发明提供的固定BNL-PSOI LDMOS的其他参数，改变N型硅埋层的厚度tBNL对击穿状态下的漏端纵向电场分布的影响示意图；
[0024]图10是本发明提供的固定BNL-PSOI LDMOS的其他参数，在不同N型硅埋层的浓度NBNL和厚度tBNL条件组合下，随着硅窗口长度的增加，击穿电压与导通电阻的关系示意图；
[0025]图11是本发明提供的固定LDMOS的其他参数，两种PSOI结构的硅窗长度可变，比较四种器件结构的击穿电压和导通电阻的关系示意图。
【具体实施方式】
[0026]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0027]请参照图1，本发明提供的用于高频电路的LDMOS晶体管自下而上依次有四层，即衬底层10、部分氧化层20、硅膜层30、器件顶层40，分别描述如下:
[0028](I)衬底层10，掺杂类型为P型，掺杂浓度为4X 1014cm-3的硅材料。
[0029](2)部分氧化层20，其中第一部分为硅窗口 21，其掺杂类型和浓度与衬底一致，第二部分埋氧层22，采用厚度为3 μπι的二氧化硅。
[0030](3)硅膜层30，所述硅膜层所有区域都为硅材料，厚度为20 μπι。硅膜层30远离所述部分氧化层(图1中为顶部)左侧为硅体包围着的源区31，右侧为漏区34，硅膜层30与部分氧化层20相邻的一面，包括与埋氧层相邻的N型硅埋层35。源区31、漏区34、N型硅埋层35之间通过漂移区33隔离，沟道由源区31和漂移区33之间的硅体提供，沟道长为
5μ m，漂移区33与绝缘层32相邻，源区31和漏区34长5 μ m，掺杂类型为N型，掺杂浓度为
2X 1019cm—3;绝缘层32掺杂类型为P型，掺杂浓度为I X 1017cm I漂移区33长度为90 μ m，掺杂类型为N型，掺杂浓度为4X 1014cm_3。
[0031](4)器件顶层40，器件顶层40包括与源区31相邻的源电极45，与漏区34相邻的漏电极46，位于沟道上方是较薄的栅氧化层41，采用厚度为20nm的二氧化硅，位于漂移区33上方的是较厚的扩展氧化层42，采用厚50nm的二氧化硅，栅氧化层41被栅电极43全部覆盖，扩展氧化层42靠近沟道的一部分才被场板44覆盖，场板11长为40 μ m，从而形成梯步栅电极。
[0032]上述晶体管的如下任一参数均可调:
[0033](I)、源区31、漏区34、沟道、漂移区33长度可调；
[0034](2)、源区21、漏区34、沟道、漂移区33、N型硅埋层35、硅窗口 21和衬底层10的惨杂材料、惨杂浓度可调；
[0035](3)、栅氧化层41、扩展氧化层42和埋氧层22的材料、厚度可调；
[0036](4)、漂移区33上方的栅电极场板长度可调；
[0037](5)、在总器件长一定时，其硅窗口 21和埋氧层22的长度可调。
[0038]根据上述信息，本发明所提出的具有N型硅埋层的BNL-PS01-LDM0S结构的晶体管，在源漏区、沟道区、漂移区和衬底的长度、材料、掺杂类型和掺杂浓度都相同顶层硅膜厚度相同，埋氧层的厚度相同，所有的绝缘氧化物材料参数都一致的条件下，与传统的绝缘层上娃的 LDMOS(Convent1nal Silicon-on-1nsulator LDMOS, CS01-LDM0S)、传统的部分绝缘层上娃 LDMOS(Convent1nal Partial Silicon-on-1nsulator LDM0S，CPS01-LDM0S)以及具有 N 型娃埋层的绝缘层上娃 LDMOS (Buried N-type Layer Si I icon-on-1nsulatorLDM0S, BNL-S01-LDM0S)进行了比较。
[0039]其中，本发明提供的具有BNL-PS01-LDM0S结构的晶体管的性能是基于三维的Sentaurus TCAD软件模拟研宄得到的，并且模拟仿真研宄中衬底和源端都是接地的。
[0040]实施例1:BNL-PSOI的硅窗口长为50 μ m，CPSOI的硅窗口长为70 μ m，N型硅埋层掺杂浓度为9.2 X 1015cm-3厚度为0.5 μ m，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电场分布的影响如图2所示。
[0041]从图2可看出，具有N型硅埋层的BNL-PSOI结构和BNL-SOI结构可以在埋氧层中引入高电场，从而可以提高器件击穿电压。此外，BNL-PSOI引入的电场比BNL-SOI要低约2X 104V/cm或2.6%，这是因为:空穴在界面上为了保持电性的连续性会重新分布。在BNL-SOI中，空穴在硅膜的底部(也即硅/埋氧层界面)会形成积累分布，但是在BNL-PSOI结构中，这些空穴可以通过硅窗被驱赶到衬底，所以漏端下方BNL-SOI的硅/埋氧层界面的空穴数目要更多一些。但是由于空穴只是少数载流子，和N型埋层的施主电离杂质相比是数量级上的差别，所以BNL-PSOI只比BNL-SOI小一点，而并不会相差很多。
[0042]实施例2 !BNL-PSOI的硅窗口长为50 μ m，CPSOI的硅窗口长为70 μ m，N型硅埋层掺杂浓度为9.2 X 1015cm-3厚度为0.5 μ m，固定LDMOS晶体管的其他参数，具有N型硅埋层的部分绝缘层上硅结构对器件漏端纵向电压分布的影响如图3所示。
[0043]从图3可以看出，由于PSOI结构的衬底能分担一部分击穿电压，而SOI结构的衬底几乎没有承担电压。尽管对于BNL-PSOI和BNL-SOI，埋氧层承担的电压VI分别为225V和230V，但是BNL-