一种嵌入式闪存及其制作方法
【技术领域】
[0001]本发明涉及存储器装置的技术领域，具体地，涉及一种嵌入式栅极结构的闪存及其制作方法。
【背景技术】
[0002]嵌入式闪存(Embedded-Flash)技术将闪存存储器电路嵌入到标准的逻辑或混合电路工艺中，由于高效集成的优势，已被广泛应用到各种消费电子产品、工业应用、个人电脑和有线通讯设备。
[0003]典型的嵌入式闪存包括晶体管，其具有两个栅极结构。如图1所示，第一栅极结构通常包括存储有电荷的浮动栅极150。该浮动栅极150还充当晶体管栅极，从而在衬底110的源极/漏极区域之间形成导电路径。控制栅极190作为第二栅极结构通常位于临近浮动栅极150处，但通过绝缘层170与浮动栅极150分隔开。在控制栅极190上施加第一电压导致电荷隧穿通过电介质130，并存储在浮动栅极150中。当电荷存储在浮动栅极150中时，晶体管是不导电的，且当电荷未存储在浮动栅极150中时，例如可以通过施加通过电压信号(pass voltage signal)使晶体管导电。因此,存储在浮动栅极150中的电荷的状态指示嵌入式闪存的存储器单元的逻辑状态。
[0004]在嵌入式闪存中，控制栅极190到有源区的表面之间的距离D(参见图2)对最终的稱合率(coupling rat1)和数据保存(data retent1n)性能产生显著的影响。具体地说，该距离D越小，该嵌入式闪存的耦合率和数据保存性能越好。但是，较小的距离D对控制栅极190和有源区之间的击穿产生不利影响。因此，实际操作中会尽量在两者中取得平衡。
[0005]但是在制作该嵌入式闪存过程中，去除隔离结构(例如浅沟槽隔离)140两侧的氮化物过程中很容易去除部分的隔离结构140，导致隔离结构140位于衬底110之上的部分变窄。这样导致的后果是，如图2所示，控制栅极190与有源区的表面之间在边缘处的距离D’缩短。这种距离的缩短并没有对耦合率和数据保存性能产生任何贡献，反而会严重影响控制栅极190和有源区之间的击穿。
[0006]因此，需要提出一种嵌入式闪存及其制作方法，以解决现有技术中存在的问题。
【发明内容】
[0007]在
【发明内容】
部分中引入了一系列简化形式的概念，这将在【具体实施方式】部分中进一步详细说明。本发明的
【发明内容】
部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008]本发明提供一种嵌入式闪存的制作方法，所述方法包括:a)提供半导体衬底，所述半导体衬底上形成有多个浮动栅极，在相邻的所述浮动栅极之间形成有隔离材料层山)对所述隔离材料层进行第一回刻蚀，以形成凹槽；c)在所述浮动栅极上和所述第一回刻蚀后的隔离材料层上形成补偿层；d)对所述补偿层进行刻蚀至露出所述浮动栅极的上表面，并对所述第一回刻蚀后的隔离材料层进行第二回刻蚀，以形成隔离结构，其中所述隔离结构的上表面呈碗形；以及e)在所述隔离结构上和所述浮动栅极上依次形成介电层和控制栅极。
[0009]优选地，所述d)步骤包括:对所述补偿层进行干法刻蚀至露出所述浮动栅极的上表面，并在所述凹槽的侧壁上形成侧墙；以及采用湿法去除所述侧墙并对所述第一回刻蚀后的隔离材料层进行所述第二回刻蚀。
[0010]优选地，采用终点控制工艺使所述干法刻蚀恰好停止在所述浮动栅极的上表面。
[0011]优选地，所述d)步骤包括:对所述补偿层进行湿法刻蚀，至露出所述浮动栅极的上表面；以及采用湿法去除剩余的补偿层并对所述第一回刻蚀后的隔离材料层进行所述第二回刻蚀。
[0012]优选地，所述补偿层是由与所述隔离材料层相同的材料制成。
[0013]优选地，所述第一回刻蚀后的隔离材料层的上表面距所述浮动栅极的上表面的高度为所述浮动栅极的高度的1/3到1/2。
[0014]优选地，所述第一回刻蚀后的隔离材料层的上表面距所述浮动栅极的上表面的高度为200埃到300埃。
[0015]优选地，所述补偿层的厚度为200埃到700埃。
[0016]优选地，所述补偿层是采用原子层沉积法形成的。
[0017]本发明还提供一种嵌入式闪存，所述嵌入式闪存包括:半导体衬底；多个浮动栅极，其形成在所述半导体衬底上；隔离结构，其形成在相邻的所述浮动栅极之间，所述隔离结构的上表面低于所述浮动栅极的上表面，且所述隔离结构的上表面呈碗形；介电层，其形成在所述隔离结构上和所述浮动栅极上；控制栅极，其形成在所述介电层上。
[0018]本发明提供的方法能够在保证嵌入式闪存的耦合率和数据保存性能的前提下，提高控制栅极和有源区之间的击穿电压。进一步地，由于击穿电压得到提高，因此可以考虑适当减小距离，以在一定程度上改善耦合率和数据保存性能。
【附图说明】
[0019]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
[0020]图1是现有的嵌入式闪存的示意图；
[0021]图2是图1中A区域的放大图；
[0022]图3是根据本发明一个实施例的制作嵌入式闪存的方法流程图；
[0023]图4A-4L是根据本发明一个实施例的方法制作嵌入式闪存过程中各步骤获得的器件的剖视图；
[0024]图5是图4L中B区域的放大图；以及
[0025]图6A-6B是根据本发明另一个实施例的制作嵌入式闪存的部分步骤中获得的器件的剖视图。
【具体实施方式】
[0026]接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0027]应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接至『或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。
[0028]根据本发明的一个方面，提供一种制作嵌入式闪存的方法。下面将结合图3所示的制作嵌入式闪存的方法的流程图以及图4A-4L所示的半导体器件结构示意图详细描述本发明。
[0029]执行步骤S310:提供半导体衬底，该半导体衬底上形成有多个浮动栅极，在相邻的所述浮动栅极之间形成有隔离材料层。
[0030]如图4A所示，提供半导体衬底401，该半导体衬底401可以是硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)中的至少一种。
[0031]半导体衬底401上形成衬垫氧化物层402。在一个特定实施例中，使用湿式氧化法形成该衬垫氧化物层402，使得该衬垫氧化物层402具有约100埃的厚度。在衬垫氧化物层402上采用现有的已知工艺来沉积牺牲层403。在一个实施例中，牺牲层403可以为氮化物层。牺牲层403可以具有约700埃的厚度。但是牺牲层403不限于氮化物层，只要其相对于衬垫氧化物层402具有较高的刻蚀选择比即可。
[0032]如图4B所示，一旦衬垫氧化物层402和牺牲层403沉积在半导体衬底4