Finfet掺杂方法及其结构的制作方法
【技术领域】
[0001] 本发明总体涉及半导体领域，更具体地，涉及FINFET器件及其制造方法。
【背景技术】
[0002] 电子工业已经对能够同时支持更大量的越来越复杂和精细的功能的更小和更快 的电子器件经历了不断增加的需求。因此，在半导体工业中存在制造低成本、高性能和低功 率的集成电路（1C)的持续的趋势。通过按比例缩小半导体1C尺寸（例如，最小特征尺寸） 并从而改进生产效率和降低相关成本，目前，这些目标大部分已经实现。然而，这种缩小也 已经向半导体制造工艺引入了增加的复杂度。因此，半导体1C和器件中的持续进步的实现 需要半导体制造工艺和技术中的类似的进步。
[0003] 近来，已经努力引入多栅极器件以通过栅极沟道耦合、减小截断电流以及减小短 沟道效应（SCE)来改进栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管 (FinFET)。FinFET的名字来自于从衬底延伸的鳍状结构，鳍状结构形成在衬底上并且用于 形成FET沟道。FinFET与传统的互补金属氧化物半导体（CMOS)工艺兼容，并且它们的三维 结构允许它们强有力地缩小，同时保持栅极控制并减轻SCE。然而，通过FinFET器件的进行 掺杂剂的离子注入（如目前的制造方法所进行的）直接促成FinFET沟道区中的缺陷的形 成和杂质的引入。这样的沟道缺陷和杂质可以导致流过FinFET沟道的载流子的散射，从而 降低沟道迀移率并且不利地影响器件性能。通过FinFET鳍注入掺杂剂也可以产生非均匀 性掺杂分布，这可以引起FinFET器件参数的变化以及一些其他问题。因此，现有技术不是 在所有方面都完全令人满意。
【发明内容】
[0004] 根据本发明的一个方面，提供了一种制造半导体器件的方法，包括：提供衬底，衬 底具有从衬底处延伸的鳍；在鳍上形成原位掺杂层；以及在鳍上形成原位掺杂层之后，在 原位掺杂层上形成未掺杂层。
[0005] 优选地，在鳍上形成原位掺杂层还包括在鳍上外延生长原位掺杂的阱区。
[0006] 优选地，在原位掺杂层上形成未掺杂层还包括在原位掺杂层上外延生长未掺杂的 沟道区。
[0007] 优选地，原位掺杂层的厚度介于约10nm和40nm之间。
[0008] 优选地，未掺杂层的厚度介于约10nm和40nm之间。
[0009] 优选地，未掺杂层的掺杂剂浓度小于约1X1017cm3。
[0010] 优选地，该方法还包括：形成邻近于未掺杂的沟道区并且位于未掺杂沟道区的两 侧上的源极区和漏极区。
[0011] 优选地，该方法还包括：在鳍上形成原位掺杂层之前，在衬底上方沉积介电层；以 及实施第一介电质图案化步骤以暴露从衬底延伸的第一鳍；其中，在鳍上形成原位掺杂层 还包括：在暴露的第一鳍上形成原位掺杂层；以及在原位掺杂层上形成未掺杂层还包括： 在暴露的第一鳍上形成的原位掺杂层上形成未掺杂层。
[0012] 优选地，该方法还包括：实施第二介电质图案化步骤以暴露从衬底处延伸的第二 鳍；其中，在鳍上形成原位掺杂层还包括：在暴露的第二鳍上形成原位掺杂层；以及在原位 掺杂层上形成未掺杂层还包括：在暴露的第二鳍上形成的原位掺杂层上形成未掺杂层。
[0013] 优选地，原位掺杂层包括N型阱区和P型阱区中的一个。
[0014] 根据本发明的另一方面，提供了一种方法，包括：提供衬底，衬底包括从衬底处延 伸的多个鳍；形成使多个鳍中的每个鳍彼此隔离的隔离区；在多个鳍的第一组鳍上形成原 位掺杂的N阱区；以及在第一组鳍上形成原位掺杂的N阱区之后，在原位掺杂的N阱区上形 成未掺杂沟道区。
[0015] 优选地，该方法还包括：在多个鳍的第二组鳍上形成原位掺杂的P阱区；以及在第 二组鳍上形成原位掺杂P阱区之后，在原位掺杂的P阱区上形成未掺杂沟道区。
[0016] 优选地，原位掺杂的N阱区包括选自由砷、磷和锑组成的组中的至少一种掺杂剂。
[0017] 优选地，原位掺杂的P阱区包括选自由硼、铝、镓和铟组成的组中的至少一种掺杂 剂。
[0018] 优选地，该方法还包括：在多个鳍的第一组鳍上形成原位掺杂的N阱区之前，在衬 底上方沉积介电层；以及实施介电质图案化步骤以暴露多个鳍的第一组鳍。
[0019] 优选地，该方法还包括：在多个鳍的第二组鳍上形成原位掺杂的P阱区之前，在衬 底上方沉积介电层；以及实施介电质图案化步骤以暴露多个鳍的第二组鳍。
[0020] 优选地，未掺杂沟道区的掺杂剂浓度小于约1X1017cm3。
[0021] 根据本发明的又一方面，提供了一种半导体器件，包括：衬底，衬底具有鳍；原位 掺杂层，形成在鳍上方；未掺杂层，形成在原位掺杂层上方；以及栅叠件，形成在未掺杂层 上方；其中，原位掺杂层包括阱区；以及未掺杂层包括沟道区。
[0022] 优选地，原位掺杂层和未掺杂层的厚度均介于约10nm和40nm之间。
[0023] 优选地，该半导体器件还包括：源极区，邻近于沟道区并且位于沟道区的第一侧 上；以及漏极区，邻近于沟道区并且位于沟道区的第二侧上。
【附图说明】
[0024] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意， 根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺 寸可以任意地增大或减小。
[0025] 图1是根据本发明的一个或多个方面制造FinFET器件或其部分的方法的流程 图；
[0026] 图2至图7示出了根据图1的方法的一个或多个方面的具有制造的鳍的器件200 的实施例的等距视图；以及
[0027] 图8示出了器件200的实施例的透视图。
【具体实施方式】
[0028] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。 下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本 发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二 部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形 成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在 各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指 示所讨论的各个实施例和/或配置之间的关系。
[0029] 而且，为了便于描述，本文中可以使用诸如"在…下方"、"在…下面"、"下部"、 "在…之上"、"上部"等空间相对术语以描述如图所示的一个元件或部件与另一个（或另一 些）元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操 作中的不同方位。装置可以以其他方式定向（旋转90度或在其他方位上），并且本文中使 用的空间相对描述符可以同样地作出相应的解释。
[0030] 也应该注意，本发明以本文中称为FinFET器件的多栅极晶体管或鳍型多栅极晶 体管的形式呈现了实施例。这样的器件可以包括P型金属氧化物半导体FinFET器件或N 型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、 绝缘体上硅（SOI)器件和/或其他结构。本领域的一般技术人员将认识到可以得益于本发 明的各方面的半导体器件的其他实例。例如，本文中描述的一些实施例也可以应用于全环 栅（GAA)器件、Omega-栅极（Ω栅极）器件或Pi-栅极（Π栅极）器件。
[0031] 图1示出了半导体制造的方法100,该方法包括制造设置在衬底上且不含掺杂 剂的沟道的鳍。如本文中使用的，术语"不含掺杂剂"材料用于描述具有从约0cm3到约 lX1017cm3的非本征掺杂剂浓度的材料（例如，半导体材料）。如下所讨论的，器件沟道中 的掺杂剂的存在可以导致载流子在有源器件沟道中散射，这可以显著降低器件性能。如下 所述，具有基本上不含掺杂剂且外延生长的未掺杂的沟道区的器件（诸如，FinFET器件）可 以显著改进器件性能（例如，增大器件的导通电流）。如本文中使用的，"掺杂剂"或"非本 征掺杂剂"用于描述可以为了改变半导体的电性质而引入半导体晶格的杂质（例如，B、P、 As等）。例如，N型杂质可以引入半导体以形成N型材料，而P型杂质可以引入半导体以形 成P型材料。应该理解，方法100包括具有互补金属氧化物半导体（CMOS)技术工艺流程的 特征的步骤，因此本文中仅简要描述。在方法之前、之后和/或期间可以实施额外的步骤。
[0032] 图2至图7和图8分别是根据图1的方法100的各个阶段的半导体器件200的实 施例的等距视图和透视图。应该理解，半导体器件200的各部分可以通过互补金属氧化物 半导体（CM