盘DP2施加高压时，通过第一源极S1将高压共享给第一沟道-漏极结构CDS1和第二沟道-漏极结构⑶S2。在一些实施例中，第一沟道-漏极结构⑶S1和第二沟道-漏极结构⑶S2是垂直纳米线结构。
[0026]在一些实施例中，串联晶体管结构还包括位于第一源极S1和栅极G之间的源极介电层140，以电隔离第一源极S1和栅极G。在一些实施例中，源极介电层140包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或其他合适的绝缘材料。
[0027]在一些实施例中，串联晶体管结构还包括位于栅极介电层130和栅极G之间并位于源极介电层140和栅极G之间的高k介电层150。在一些实施例中，高k介电层150包括Hf02、Zr02、Y203、La205、Gd205、Ti02、Ta205、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfT1、HfTaO、SrT1或它们的组合。
[0028]在一些实施例中，串联晶体管结构还包括层间电介质(ILD)160，ILD160覆盖栅极G并且暴露第一漏极D1的上表面和第二漏极D2的上表面。第一漏极焊盘DPI和第二漏极焊盘DP2位于ILD 160上方，并且分别与第一漏极D1和第二漏极D2接触。在一些实施例中，串联晶体管结构还包括位于第一漏极焊盘DPI和第二漏极焊盘DP2上方的另一 ILD210。在一些实施例中，ILD 160、ILD 210由氧化硅、氮氧化硅和/或其他合适的绝缘材料制成。在一些实施例中，串联晶体管结构还包括穿过ILD 210并分别连接至第一漏极焊盘DPI和第二漏极焊盘DP2的两个导电插塞P。在一些实施例中，导电插塞P包括金属、金属化合物或它们的组合，诸如 T1、Ta、W、Al、Cu、Mo、Pt、TiN、TaN、TaC、TaSiN、WN、MoN、MoON、Ru02、TiAl、TiAIN、TaCN、它们的组合或其他合适的材料。
[0029]图2是根据本发明的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第二源极S2、隔离部分120、第二沟道-漏极结构⑶S2、第三沟道-漏极结构CDS3、栅极介电层130、栅极G和第二漏极焊盘DP2。在一些实施例中，串联晶体管结构位于1/0器件中。在一些实施例中，串联晶体管结构位于核心器件中。
[0030]第一源极S1位于衬底110上方。第二源极S2也位于衬底110上方并横向邻近第一源极S1。在一些实施例中，衬底110具有1/0区110a和核心区(未示出)，并且第一源极S1和第二源极S2位于衬底110的1/0区110a上方。在一些实施例中，第一源极S1和第二源极S2是相同导电型的重掺杂层。在一些实施例中，第一源极S1和第二源极S2是η型重掺杂层。在一些实施例中，第一源极S1和第二源极S2由相同层制成。在一些实施例中，串联晶体管结构还包括位于第一源极S1和第二源极S2中的多个源极硅化物区SSR。
[0031]隔离部分120位于第一源极S1和第二源极S2之间，以将第一源极S1和第二源极S2电隔离。在一些实施例中，隔离部分120是浅沟槽隔离(STI)。在一些实施例中，隔离部分120包括氧化硅、氮化硅、氮氧化硅、低k介电材料和/或它们的组合。
[0032]第二沟道-漏极结构⑶S2位于第一源极S1上方。第二沟道-漏极结构⑶S2包括第二沟道C2和位于第二沟道C2上方的第二漏极D2。在一些实施例中，第二沟道C2是与第一源极S1的导电型相同的掺杂层。在一些实施例中，第二漏极D2是与第一源极S1的导电型相同的重掺杂层。
[0033]第三沟道-漏极结构⑶S3位于第二源极S2上方并基本平行于第二沟道-漏极结构⑶S2。第三沟道-漏极结构⑶S3包括第三沟道C3和位于第三沟道C3上方的第三漏极D3。在一些实施例中，第三沟道C3是与第二源极S2的导电型相同的掺杂层。在一些实施例中，第三漏极D3是与第二源极S2的导电型相同的重掺杂层。在一些实施例中，第二沟道-漏极结构⑶S2和第三沟道-漏极结构⑶S3是垂直纳米线结构。
[0034]栅极介电层130围绕第二沟道C2和第三沟道C3。在一些实施例中，栅极介电层130包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或另一合适的绝缘材料。栅极G围绕栅极介电层130。在一些实施例中，栅极G包括诸如多晶娃(poly)、金属或金属合金的导电材料。
[0035]第二漏极焊盘DP2位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。在一些实施例中，第二漏极焊盘DP2包括金属、硅化物或其他导电材料。硅化物可以是硅化钴、硅化钛、硅化钨、硅化镍或它们的组合。如图2的虚线所示，当给第一源极S1或第二源极S2施加高压时，通过第二漏极焊盘DP2将高压共享给第二沟道-漏极结构⑶S2和第三沟道-漏极结构⑶S3。在一些实施例中，串联晶体管结构包括位于第一源极S1上方的多个第二沟道-漏极结构⑶S2和位于第二源极S2上方的多个第三沟道-漏极结构⑶S3，并且第二漏极焊盘DP2位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触。当给第一源极S1或第二源极S2施加高压时，通过第二漏极焊盘DP2将高压共享给第二沟道-漏极结构⑶S2和第三沟道-漏极结构⑶S3。在一些实施例中，第二沟道-漏极结构⑶S2和第三沟道-漏极结构⑶S3是垂直纳米线结构。
[0036]在一些实施例中，串联晶体管结构还包括位于第一源极S1和栅极G之间以及位于第二源极S2和栅极G之间的源极介电层140。在一些实施例中，源极介电层140包括诸如二氧化硅、氮化硅、氮氧化硅的介电材料或另一合适的绝缘材料。
[0037]在一些实施例中，串联晶体管结构还包括位于栅极介电层130和栅极G之间以及位于源极介电层140和栅极G之间的高k介电层150。在一些实施例中，高k介电层150包括 Hf02、Zr02、Y203、La205、Gd205、Ti02、Ta205、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfT1、HfTaO、SrT1或它们的组合。
[0038]在一些实施例中，串联晶体管结构还包括ILD 160，ILD 160覆盖栅极G并且暴露第二漏极D2的上表面和第三漏极D3的上表面。第二漏极焊盘DP2位于ILD 160上方并与第二漏极D2和第三漏极D3接触。在一些实施例中，串联晶体管结构还包括位于第二漏极焊盘DP2上方的另一个ILD210。在一些实施例中，ILD 160、ILD 210由氧化硅、氮氧化硅和/或其他合适的绝缘材料制成。在一些实施例中，串联晶体管结构还包括穿过ILD210、ILD160并分别连接至第一源极S1和第二源极S2的两个导电插塞P。在一些实施例中，导电插塞P包括金属、金属化合物或它们的组合。
[0039]图3是根据本发明的一些实施例的串联晶体管结构的截面图。图2和图3的串联晶体管结构之间的不同之处在于，图3的第二漏极焊盘DP2包括第一漏极焊盘层DPL1和第二漏极焊盘层DPL2。第一漏极焊盘层DPL1位于第二漏极D2和第三漏极D3上方并与第二漏极D2和第三漏极D3接触，并且该第一漏极焊盘层DPL1包括硅化物。第二漏极焊盘层DPL2位于第一漏极焊盘层DPL1上方，并且包括金属、金属化合物或它们的组合，以进一步减小第二漏极焊盘DP2的电阻。金属或金属化合物可以是T1、Ta、W、Al、Cu、Mo、Pt、TiN、TaN、TaC、TaSiN、WN、MoN、MoON、Ru02、TiAl、TiAIN、TaCN、它们的组合或其他合适的材料。在一些实施例中，导电插塞P和第二漏极焊盘层DPL2由相同的材料制成。
[0040]图4是根据本发明的一些实施例的串联晶体管结构的截面图。图4和图2的串联晶体管结构之间的不同之处在于，图4的串联晶体管结构还包括第一沟道-漏极结构CDS1和第一漏极焊盘DPI，并且两个导电插塞P分别连接至第一漏极焊盘DPI和第二源极S2。
[0041]第一沟道-漏极结构⑶S1位于第一源极S1上方，并且基本平行于第二沟道-漏极结构⑶S2。第一沟道-漏极结构⑶S1包括第一沟道C1和第一沟道C1上方的第一漏极D1栅极介电层130进一步围绕第一沟道Cl。第一漏极焊盘DPI位于第一漏极D1上方并与第一漏极D1接触。第一漏极焊盘DPI和第二漏极焊盘DP2彼此分离。如图4的虚线所示，当通过导电插塞P中的一个给第一漏极焊盘DPI或第二源极S2施加高压时，通过第一源极S1和第二漏极焊盘DP2将高压共享给第一沟道-漏极结构⑶S1、第二沟道-漏极结构⑶S2和第三沟道-漏极结构⑶S3。在其他实施例中，串联晶体管还包括第二源极S2上方的第四沟道-漏极结构(未示出)，以代替连接至第二源极S2的导电插塞P。
[0042]图5是根据本发明的一些实施例的串联晶体管结构的截面图。串联晶体管结构包括第一源极S1、第二源极S2、隔离部分120、多个第一沟道-漏极结构⑶S1、多个第二沟道-漏极结构⑶S2、多个第三沟道-漏极结构⑶S3、多个第四沟道-漏极结构⑶S4、栅极介电层130、栅极G、第一漏极焊盘DP1、第二漏极焊盘DP2和第三漏极焊盘DP3。在一些实施例中，串联晶体管结构还包括第一导电插塞P1、第二导电插塞P2和第三导电插塞P3。第一导电插塞P1连接至栅极G。第二导电插塞P2连接至第一漏极焊盘DPI。第三导电插塞P3连接至第三漏极焊盘DP3。在一些实施例中，通过第一导电插塞P1给栅极G施加Vg，并且通过第二导电插塞P2给第一漏极焊盘DPI施加Vdd，并且第三导电插塞P3接地电位。串联晶体管结构可被用于提供高增益。
[0043]值得注意的是，因为本发明的串联晶体管结构可被认为是垂直折叠结构，而串联FinFET结构不是折叠结构，所以本发明的串联晶体管结构的占用面积小于串联FinFET结构的占用面积。在另一个观点中，在相同占用面积的情况下，串联晶体管结构的增益高于典型的串联FinFET结构的增益。
[0044]此外，发现，与并联晶体管结构相比，串联晶体管结构具有低局部变化的Vth(即，阈值电压)。串联晶体管结构和并联晶体管结构之间的不同之处在于，对于并联晶体管结构，仅存在一个连接至沟道-漏极结构的漏极的漏极焊盘，并且仅存在一个连接至沟道-漏极结构的沟道的源极。
[0045]如上所述，本发明的串联晶体管结构可被用于通过两个或更多的沟道-漏极结构、一个或多个源极和一个或多个漏极焊盘共享Vd，以有效地减少或防止DIBL现象和HCI现象。此外，与通过金属线和导电插塞连接的水平晶体管或串联晶体管结构相比，